论文题目：融合片上多层电感的宽带ESD保护电路研究与设计
摘要：随着通信技术的不断进步和5G技术的发展,集成电路的工艺尺寸不断缩小,集成电路的可靠性问题越来越重要,静电保护（Electron-Static Discharge,ESD）成为集成电路设计中重点考虑的问题,尤其是针对高速、射频电路中的静电保护的设计,器件和电路的寄生参数效应将无法避免对高速、射频信号造成严重影响,由ESD保护器件和电路所造成的信号损耗已经非常显著。本文针对高速、射频集成电路的静电保护,从ESD防护原理分析、ESD电路防护结构改进以及防护器件模型结构建立角度出发,重点阐述射频集成电路静电保护的难点和如何在保证ESD的鲁棒性前提下提高高速、射频电路性能,而且在考虑芯片占用面积上,如何有效减少芯片占用面积。基于0.18μmCMOS集成电路工艺,本文设计了一种融合片上多层螺旋电感的宽带ESD保护电路,适用于高速、射频电路的ESD静电保护,电路占用的芯片面积仅为54μm×63μm。使用ES620系列便携式TLP Ⅳ曲线测试系统进行了 ESD测试验证,使用Keysight N5247A和RF探针台进行了两端口 S参数测量。结果表明,所设计的ESD保护电路可以实现30GHz左右的带宽,并且在40GHz以下的阻抗匹配保持在-20dB以下。测得的TLP和VF-TLP电流分别达到2.26A和6.26A,表明电路具有很高的ESD鲁棒性。根据TLP与HBM测试标准,完全满足常规的集成电路静电保护要求。本文针对高速、射频电路所设计的宽带ESD保护电路同时具有良好的ESD鲁棒性和带宽特性,使用了三维多层螺旋电感结构,在提高芯片面积利用率上提出了更有效的解决方案。
关键词：静电保护（ESD）;宽带;多层螺旋电感;二极管
学科专业：电子科学与技术
摘要
ABSTRACT
第一章 绪论
1.1 研究背景及意义
1.2 国内外研究现状
1.3 论文内容以及工作安排
1.3.1 论文内容
1.3.2 工作安排
1.4 本章小结
第二章 宽带ESD防护设计的基本理论
2.1 ESD防护原理
2.2 ESD放电模型
2.2.1 人体模型(HBM)
2.2.2 机器模型(MM)
2.2.3 充电器件模型(CDM)
2.2.4 传输线脉冲测试模型(TLP)
2.3 射频CMOS ESD防护网络
2.3.1 射频CMOS二极管ESD网络
2.3.2 射频CMOS分布式ESD网络
2.3.3 射频CMOS二极管-电感ESD网络
2.4 宽带ESD防护设计方案和失效机制
2.4.1 ESD防护设计方案
2.4.2 ESD失效机制
2.5 本章小结
第三章 宽带ESD防护电路设计
3.1 片上电感模型设计
3.1.1 片上多层电感结构
3.1.2 电感参数分析
3.2 宽带ESD防护电路
3.2.1 双二极管的宽带ESD电路结构
3.2.2 堆叠二极管的宽带ESD电路结构
3.2.3 片上单层电感的宽带ESD电路结构
3.2.4 片上多层电感的宽带ESD电路结构
3.3 ESD箝位电路设计
3.3.1 ESD电源箝位问题
3.3.2 ESD电源箝位设计
3.4 本章小结
第四章 宽带ESD防护版图设计和流片验证结果
4.1 版图设计规则
4.1.1 版图设计技巧
4.1.2 版图设计心得
4.2 宽带ESD电路版图
4.2.1 片上单层电感的宽带ESD版图
4.2.2 片上多层电感的宽带ESD版图
4.3 测试环境介绍
4.4 TLP测试结果
4.5 频率特性分析
4.6 ESD失效分析
4.7 本章小结
第五章 总结与展望
5.1 论文的结论
5.2 对未来工作的展望
参考文献
致谢