论文题目：基于JESD204B协议的接收端电路研究与实现
摘要：在物联网时代,随着数据密集型应用逐渐升级,通信网络中数据传输速率急剧增加,转换器与逻辑设备之间的接口性能成为影响高速系统集成化的关键因素。现有的CMOS或LVDS并行接口技术已经不能满足当前高分辨率、高采样率转换器的设计需求。2011年,联合电子设备工程委员会发布JESD204B串行接口协议。与并行接口相比,基于JESD204B协议的串行接口具有功耗低、引脚少、灵活性高等优势,成为高速数据传输领域的主流。本文在深入研究JESD204B协议后设计了符合该协议的接收端电路,并将其作为一款2.5 GSPS、16位的数模转换器芯片的接口,实现了数据的高速传输。首先,本文按照项目需求明确电路设计指标,制定了接收端电路的整体工作方案,确定应用层的链路配置参数和链路模式。通过分析自同步扰码方式的工作原理,提出了具有“双使能”控制信号的并行解扰电路设计方案,将使能信号分别作用于解扰电路的输入和输出端口,保证了解扰功能与数据的同步。对于接收端电路十种链路工作模式,提出了传输层三级数据映射结构,简化了在多链路工作模式下解帧电路的映射逻辑。利用Verilog HDL语言对链路建立、解码、控制字符还原以及帧/通道同步监测等模块进行RTL设计,编写测试用例完成初步的功能验证。其次,使用Synopsys公司提供的SPI和JESD204 VIP,搭建UVM验证平台对设计的接收端电路进行系统验证。在完成了对不同链路工作模式下链路建立和数据传输过程验证的基础上,使用VIP错误注入机制模拟发送端向接收端传输无效数据的过程以确保设计的完善和可靠。最终所有的测试用例均通过了VIP协议检查。随后,基于65 nm CMOS工艺库,使用Synopsys公司的Design Compiler软件对设计的JESD204B接收端电路进行逻辑综合。综合结果表明,在典型操作环境下接收端电路可工作在312.5 MHz的频率下,此时电路占用逻辑资源面积152444.88μm~2,总功耗为69.29 m W。在此基础上,对集成了该接收端电路的数模转换器进行版图设计与优化,数模转换器数字电路版图面积约为4125×916μm~2。最终,搭建测试平台对数模转换器样片进行板级测试,以评估接收端电路实际性能。多次测试结果表明,本文设计的接收端电路能支持十种链路工作模式,实现八个通道同时工作。电路符合JESD204B协议标准中的子类1工作模式,可应用于2.5 GSPS、16位的DAC芯片中,单通道串行传输速率最高可达12.5 Gbps。与国内相关研究相比,本文设计的接收端电路可与不同的逻辑设备发送接口互联,在数据传输速率上具有优势。
关键词：JESD204B协议;高速串行接口;数模转换器;解扰
学科专业：集成电路工程（专业学位）
摘要
Abstract
第一章 绪论
1.1 研究背景与意义
1.2 JESD204协议发展
1.3 国内外研究现状
1.3.1 国外研究现状
1.3.2 国内研究现状
1.4 论文主要内容和章节安排
1.4.1 论文主要内容
1.4.2 章节安排
第二章 JESD204B协议基本原理
2.1 JESD204B协议概述
2.2 应用层工作原理
2.3 传输层工作原理
2.4 数据链路层工作原理
2.4.1 加扰与解扰
2.4.2 8B/10B编码与解码
2.4.3 链路同步
2.4.4 链路对齐
2.4.5 链路重同步
2.5 物理层工作原理
2.6 确定性延迟
2.7 本章小结
第三章 接收端电路设计与仿真
3.1 整体架构设计
3.2 应用层设计
3.3 数据链路层设计与仿真
3.3.1 数据接收/边界对齐
3.3.2 32B/40B解码
3.3.3 链路同步
3.3.4 链路对齐
3.3.5 解扰
3.3.6 接收缓冲器
3.3.7 链路参数校验
3.3.8 链路重同步
3.4 传输层设计与仿真
3.5 UVM仿真与验证
3.5.1 验证平台搭建
3.5.2 验证结果分析
3.6 本章小结
第四章 接收端电路实现与测试
4.1 接收端电路实现
4.1.1 电路综合
4.1.2 版图设计
4.2 样片测试
4.2.1 测试环境
4.2.2 测试结果与分析
4.3 本章小结
第五章 总结与展望
5.1 总结
5.2 展望
致谢
参考文献