国民经济的快速发展下，越来越多的行业，开始通过报告的方式，用于记录工作内容。怎么样才能写出优质的报告呢？以下是小编收集整理的《课程设计报告数字钟》，希望对大家有所帮助。
第一篇：课程设计报告数字钟
数字钟课程设计报告
一、综述
数字电子钟是一种用数字电路实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的应用。数字钟从原理上来讲是一种典型的数字电路，其中即包含了组合逻辑电路，也有时序电路。
因此，我们此次设计与制作数字电子钟就是为了了解其工作原理，从而学会制作数字钟。通过设计和制作数字电子钟，可以加深我们对中小规模集成电路相关知识的理解，并且通过实际运用，提高我们的动手能力、培养我们的探索精神。
二、设计题目与设计要求 1.设计题目
本次的题目为设计一个具有计时、显示“时、分、秒”和校时功能的数字电子钟，具体功能如下：
① 显示时、分、秒;
② 具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间; ③ 计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时; ④ 为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。 2.设计要求
本次设计的具体要求如下：
① 画出电路原理图(或仿真电路图); ② 元器件及参数选择; ③ 电路仿真与调试;
三、方案选择
数字电子钟作为实际生活中运用广泛的一个物品。在电路实现方面，完全可以用单片机实现功能。这也是我们小组一开始的思路。但是，由于我们小组的这道题本身就比较简单，如果还从用单片机来做，基本上就只是编个程序的事情了。如此，这个学期在数电课上学到的一些东西并不能得到很好的运用，老师也是基于此考虑，建议我们还是不要使用单片机。
因此，我们采用了老师提供的思路和方案，具体的阐述请见以下几个部分。
四、大体设计思路
1.总体概要设计
数字钟实际上是一个对标准频率(1HZ)进行计数的计数电路。由于计数的起始时间不可能与标准时间(如北京时间)一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。晶体振荡器电路给数字电子钟提供一个频率稳定准确的32768Hz的方波信号，可保证数字钟的走时准确及稳定。然后分频器将32768Hz的高频方波信号经32768次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。通常使用石英晶体振荡器电路构成数字钟。图1所示为数字钟的一般构成框图。
“时”计时信号 “分”计时信号
校时信号
“秒”计时信号
图 1
数字电子钟原理框图
2.晶体振荡器电路
晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的脉冲，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。
3.分频器电路
分频器电路将32768Hz的高频方波信号经74HC4060和T’触发器(将D端接至输出的非端，使其变成一个T’触发器实现二分频)的分频后得到1Hz的方波信号，可以供秒计数器进行计数。分频器实际上也就是计数器。
4.时间计数器电路
时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，时个位和时十位计数器设计为24进制计数器。
5.译码驱动电路
译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。
6.示数电路
用译码驱动电路提供的电流带动数码管实现数字电子钟最后的示数部分。数码管通常有发光二极管(LED)数码管和液晶(LCD)数码管，本设计采用的为LED数码管。
五、元件清单
30pF电容2个 32768Hz晶振1个 15k欧姆电阻4个 74HC4060一片
74LS74双D触发器一个 单刀双掷开关2个 1M电阻1个
74Ls00四二输入7个 74Ls192六片 74Ls48六片 共阴数码管6个 蜂鸣器一个
六、仿真电路图
根据上述思路，我们小组的各个成员分别负责了部分电路，在确认部分功能可以实现
的前提下，将它们有机地组合起来得到了总电路。并在proteus软件中进行了仿真，确定可以实现功能后，再申请了实做。
仿真电路总图见下：
七、各单元模块的具体设计和分析
1.晶体振荡器电路
晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。
图2所示电路通过CMOS非门构成的输出为方波的数字式晶体振荡电路，这个电路中，CMOS非门U1与晶体、电容和电阻构成晶体振荡器电路，U2实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻R1为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容C
1、C2与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个180度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。
晶体XTAL的频率选为32768HZ。该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。
从有关手册中，可查得C
1、C2 为30pF时，频率准确度和稳定度较高。
由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为20MΩ或10MΩ。较高的反馈电阻有利于提高振荡频率的稳定性。但是，由于实验室只提供了1MΩ的电阻，所以在实际制作的过程中，我们采用的是实验室提供的电阻，最终造成了脉冲输出端的频率并不是严格符合1Hz。
图2 晶体振荡器电路图
2.分频器电路
通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡
器的输出信号进行分频。
通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32767Hz的振荡信号分频为1Hz的分频倍数为32767(2)，即实现该分频功能的计数器相当于15级2进制计数器。
本实验中采用HC4060来构成分频电路。HC4060在数字集成电路中可实现的分频次数最高，而且HC4060还包含振荡电路所需的非门，使用更为方便。
HC4060计数为最高为14级2进制计数器，可以将32767Hz的信号分频为2Hz，而经过转换为T’的D触发器则可以通过翻转功能将它分为1HZ的信号。如图3所示，可以直接实现振荡和分频的功能。
1
5图3 分频电路图
3.时间计数单元
时间计数单元有时计数、分计数和秒计数等几个部分。
时计数单元一般为24进制计数器计数器，其输出为两位8421BCD码形式;分计数和秒计数单元为60进制计数器，其输出也为8421BCD码。
针对每个计数单元，本实验分别采取了用两块74LS192芯片进行级联来产生相应的进制。
74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：
(a)引脚排列 (b) 逻辑符号
其中：为置数端，为加计数端，为减计数端，为非同步进位输出端， 为清除端，Q0、Q
1、Q
2、为非同步借位输出端，P0、P
1、P
2、P3为计数器输入端，Q3为数据输出端。
其功能表如下：
表1 74LS192的功能表
对于秒计数单元，由于192内部本身就是10进制，所以只需要将作为十位输出的那一片192的输出端中的Q2和Q1(相与代表作为得到数字6)作为反馈端，相与再连接到两片
192的清零端上即可。如此就可以实现60进制的计数。满足秒计数的要求。实现此功能的部分电路如图四所示：
图4 60进制计数器电路
对于分计数单元，与秒计数单元完全一致，在此不再累述。
对于时计数单元，同理，将作为十位输出的那一片的192的输出端中的Q1(代表数字2)和作为个位输出的那一片192的输出端中的Q2(代表数字4)作为反馈端，相与再连接到两片192的清零端上即可。如此就可以实现24进制的计数。满足时计数的要求。实现此功能的部分电路如图五所示：
图5 24进制计数器电路
4.译码驱动及显示单元
计数器实现了对时间的累计以8421BCD码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，选用74LS48作为显示译码电路，选用共阴LED数码管作为显示单元电路，实现此部分的功能的电路如图6所示。
图6 译码驱动和显示电路
5.校时电路
当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。
根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。
图7 校正电路
6.整点报时电路
一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报时，以示提醒。其作用方式是发出连续的或有节奏的音频声波，较复杂的也可以是实时语音提示。本次采用的是用蜂鸣器实现简单的鸣响。
根据要求，电路应在整点前10秒钟内开始整点报时，即当时间在59分51秒到59分59秒期间时，报时电路报时控制信号。故将秒计数电路部分的作为十位的那一片的192的输出端中的Q
2、Q0相与(即表示数字5)，作为蜂鸣器的控制端1。再将分计数电路部分的作为十位的那一片192的输出端中的Q
2、Q0相与(即表示数字5)，再和作为个位的那一片192的输出端中的Q
3、Q0相与(即表示数字9)相与，如此作为蜂鸣器的控制端2。最后，再将两个控制端相与，连接至蜂鸣器的一端，再将另一段接地即可。
八、心得体会
第二篇：数电课程设计报告(数字钟的设计)
数电课程设计报告
第一章 设计背景与要求
设计要求 第二章 系统概述 2.1设计思想与方案选择 2.2各功能块的组成 2.3工作原理
第三章 单元电路设计与分析 3.1各单元电路的选择 3.2设计及工作原理分析 第四章 电路的组构与调试 4.1遇到的主要问题 4.2现象记录及原因分析 4.3解决措施及效果
4.4功能的测试方法，步骤，记录的数据 第五章 结束语
5.1对设计题目的结论性意见及进一步改进的意向说明 5.2总结设计的收获与体会 附图(电路总图及各个模块详图) 参考文献
第一章
设计背景与要求
一.设计背景与要求
在公共场所，例如车站、码头，准确的时间显得特别重要，否则很有可能给外出办事即旅行袋来麻烦。数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确度和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。数字钟是一种典型的数字电路，包括了组合逻辑电路和时序电路。
设计一个简易数字钟，具有整点报时和校时功能。 (1)以四位LED数码管显示时、分，时为二十四进制。
(2)时、分显示数字之间以小数点间隔，小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时。
(3)整点报时采用蜂鸣器实现。每当整点前控制蜂鸣器以低频鸣响4次，响1s、停1s，直到整点前一秒以高频响1s，整点时结束。
(4)才用两个按键分别控制“校时”或“校分”。按下校时键时，是显示值以0~23循环变化;按下“校分”键时，分显示值以0~59循环变化，但时显示值不能变化。
二.设计要求
电子技术是一门实践性很强的课程，加强工程训练，特别是技能的培养，对于培养学生的素质和能力具有十分重要的作用。在电子信息类本科教学中，课程设计是一个重要的实践环节，它包括选择课题、电子电路设计、组装、调试和编写总结报告等实践内容。通过本次简易数字钟的设计，初步掌握电子线路的设计、组装及调试方法。即根据设计要求，查阅文献资料，收集、分析类似电路的性能，并通过组装调试等实践活动，使电路达到性能要求。
第二章
系统概述
2.1设计思想与方案选择
方案一 ，利用数字电路中学习的六十进制和二十四进制计数器和三八译码器来实现数字中的时间显示。
方案二，利用AT89S51单片机和74HC573八位锁存器以及利用C语言对AT89S51进行编程来实现数字钟的时间显示。
由于方案一通过数电的学习我们都比较熟悉，而方案二比较复杂，涉及到比较多我们没学过的内容，所以选择方案一来实施。 简易数字钟电路主体部分是三个计数器，秒、分计数器采用六十进制计数器，而时计数器采用二十四进制计数器，其中分、时计数器的计数脉冲由 校正按键控制选择秒、分计数器的溢出信号或校正10Hz计数信号。计数器的输出通过七段译码后显示，同时通过数值判断电路控制蜂鸣器报时。
2.2各功能块的组成
分频模块，60进制计数器模块，24进制计数器模块，4位显示译码模块，正点报时电路模块，脉冲按键消抖动处理模块
2.3工作原理
一.简易数字钟的基本工作原理是对1Hz标准频率(秒脉冲)进行计数。当秒脉冲个数累计满60后产生一个分计数脉冲，而分计数脉冲累计满60后产生一个时计数脉冲，电路主要由3个计数器构成，秒计数和分计数为六十进制，时计数为二十四进制。将FPGA开发装置上的基准时钟OSC作为输入信号通过设计好的分频器分成1Hz~10MHz8个10倍频脉冲信号。1Hz的脉冲作为秒计数器的输入，这样实现了一个基本的计时装置。通过4位显示译码模块，可以显示出时间。时间的显示范围为00时00分~23时59分。
二.当需要调整时间时，可使用数字钟的时校正和分校正进行调整，数字钟中时、分计数器都有两个计数脉冲信号源，正常工作状态时分别为时脉冲和分脉冲;校正状态时都为5~10Hz的校正脉冲。这两种状态的切换由脉冲按键控制选择器的S端来实现。为了更准确的设定时间，需要对脉冲按键进消抖动处理。
三.电路在整点前10 秒钟内开始控制蜂鸣器报时，可采用数字比较器或逻辑门判断分、秒计数器的状态码值，以不同频率的脉冲控制蜂鸣器的鸣响。
第三章
单元电路设计与分析
3.1各单元电路的选择
(1)分频模块，设计一个8级倍率为10 的分频电路，输出频率分别为1Hz 、10Hz、100 Hz、1k Hz、10k Hz、100k Hz、1 MHz、10MHz8组占空比为50%的脉冲信号。
(2)60进制计数器模块，采用两片74161级联。 (3)24进制计数器模块，采用两片74161级联。
(4)4位显示译码模块，由分频器，计数器，数据选择器，七段显示译码，3-8线译码器构成一个4位LED数码显示动态扫描控制电路。其中4位计数器用74161，数据选择器用74153，七段显示译码器部分采用AHDL硬件描述语言设 计。
(5)正点报时电路模块，该模块采用与门和数据选择器74153构成 (6)脉冲按键消抖动处理模块，采用D触发器实现消抖动，从而能够比较精确地设定时间。
3.2设计及工作原理分析 (1)分频模块
要输出8级频率差为10倍的分频电路，可采用十进制计数器级联实现。集成十进制计数器的类型很多，比较常用的有74160、7416
2、74190、74192和7490等。这里采用7490来实现分频，7490是二-五-十进制加计数器，片上有一个二进制计数器和一个异步五进制计数器。
QA是二进制加计数器的输出，QB、QC、QD是五进制加计数器的输出，位序从告到低依次为D，C，B。该分频器一共用到7片7490，初始信号输入到第一片7490的CLKB端口，QD输出端连接到CLKA端，作为输入，从QA引出1MHz的output端口，并引线到第二片7490的CLKB端口，依此类推，直到第七片7490连接完成(如附图所示)。每片7490相当于一个五进制计数器和一个二进制计数器级联实现了十进制加计数，从而实现分频。
分频模块图如图所示
分频模块内部结构图如下图所示
OUTPUT10MHz7490SET9ASET9BCLRACLRBCLKACLKBinstQAQBQCQDOUTPUT1MHzoscINPUTVCCCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst2QAQBQCQDOUTPUT100KHzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst3QAQBQCQDOUTPUT10KHzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst4QAQBQCQDOUTPUT1KHzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst5QAQBQCQDOUTPUT100HzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst6QAQBQCQDOUTPUT10HzCOUNTER7490SET9ASET9BCLRACLRBCLKACLKBinst8QAQBQCQDOUTPUT1HzCOUNTER 进制计数器模块
采用两片74161级联，如图，下面一片74161做成十进制的，初始脉冲从CLK输入，ENT和ENP都接高电平，而QD与QA用作为与非门的两个输入，与非门输出分别连接到自身的LDN端与上面一片74161的CLK端;上面一片74161的QC和QA端作为与非门的两个输入通过输出连接到自身的LDN,ENT 和ENP接高电平。下面一片实现从0000到1001即0~9十个状态码的计数，当下面一片为1001状态时，自身的LDN为低电平，此时QD，QC，QB，QA的状态恢复到0000，即从0开始从新计数，而上面一片74161的CLK电平改变，上面一片74161开始计数为0001，实现从0000~到0101即0到5六个状态码的计数，当上面一片状态为0101时，LDN为低电平，此时计数器为0000。这样子通过两片74161就实现了一个六十进制计数器。
下图为六十进制计数器模块的示意图 由六十进制计数模块构成的秒分计数如下图，下面那块六十进制技术模块表示为妙，上面那块六十进制计数模块表示为分。当妙计数模块的状态为0101 1001时，向分计数模块进位， 即通过74153M的输入C1，此时74153M输出接到分计数模块的输入端 ，通过74153M作为选择器，实现进位控制。
(3)24进制计数器模块
采用两片74161级联，如图，下面一片74161做成十进制的，初始脉冲从CLK输入，ENT和ENP都接高电平，而QD与QA用作为与非门的两个输入分别连接到自身的LDN端与上面一片74161的CLK端;上面一片74161的QB非门的一个输入通过输出连接到自身的LDN,ENT 和ENP接高电平，并且上面74161的QB端和下面一块74161的QC端通过与非门输出接到两片74161的清零端CLRN。下面一片实现从0000到1001即0~9十个状态码的计数，当下面一片为1001状态时，自身的LDN为低电平，此时QD，QC，QB，QA的状态恢复到0000，即从0开始从新计数，而上面一片74161的CLK电平改变，上面一片74161开始计数为0001，实现从0000~到0010即0到2三个状态码的计数，当上面一片状态为0010即2时，下面一片状态为0100即4时，两块74161的CLRN为低电平，此时两块74161的状态都为0000，即实现了23时过后显示00时。这样子通过两片74161就实现了一个24进制计数器。
下图为24进制计数器模块示意图
由二十四进制计数模块构成的时计数模块如图，下面那块六十进制技术模块表示为分，上面那块24进制计数模块表示为时。当分计数模块的状态为0101 1001时，向时计数模块进位， 即通过74153M的输入C1，此时74153M输出接到时计数模块的输入端 ，通过74153M作为选择器，实现进位控制。
二十四进制计数模块构成的时计数模块
(4)4位显示译码模块
由分频器，计数器，数据选择器，七段显示译码，3-8线译码器构成一个4位LED数码显示动态扫描控制电路。
4位计数器由74161构成。如下图所示
(74161构成的4位计数器)
数据选择器采用两片74153 和一片74153M 两片74153实现连在一起实现对四个数字的选择，而一片74153M实现对小数点的选择。
如下图所示
(74153M构成的数据选择器)
(两片74153构成的数据选择器)
七段显示译码器部分采用AHDL硬件描述语言设计，语句如下： subdesign
ymq (
data_in[3..0]
:input;
a,b,c,d,e,f,g
:output; ) begin table data_in[3..0]
=>a,b,c,d,e,f,g; b"0000"
=>1,1,1,1,1,1,0; b"0001"
=>0,1,1,0,0,0,0; b"0010"
=>1,1,0,1,1,0,1; b"0011"
=>1,1,1,1,0,0,1; b"0100"
=>0,1,1,0,0,1,1; b"0101"
=>1,0,1,1,0,1,1; b"0110"
=>0,0,1,1,1,1,1; b"0111"
=>1,1,1,0,0,0,0; b"1000"
=>1,1,1,1,1,1,1; b"1001"
=>1,1,1,0,0,1,1; b"1010"
=>1,1,1,0,1,1,1; b"1011"
=>0,0,1,1,1,1,1; b"1100"
=>1,0,0,0,1,1,0; b"1101"
=>0,1,1,1,1,0,1; b"1110"
=>1,0,0,1,1,1,1; b"1111"
=>1,0,0,0,1,1,1; end table; end;
整个四位显示译码模块如图所示
ymqdd[3..0]74153AB1GN1C01C11C21C32GN2C02C12C22C3inst4data_in[3..0]abcdefOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTOUTPUTabcdefgA1B1C1D1A2INPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCC1Y2Ydd3dd2ginst1B2C2D2MULTIPLEXER74153AB1GN1C01C11C21C32GN2C02C12C22C3oscOPdd1dd0INPUTVCC7416110MHz1MHz100KHz10KHz1KHz100Hz10Hz1HzLDNABCDENTENPCLRNA3B3C3D3A4B4INPUTVCCINPUTVCCINPUTVCCINPUTVCCosc1Y2YC4D4INPUTVCCINPUTVCCINPUTVCCINPUTVCCQAQBQCQDRCOOUTPUTOUTPUTDe1De2inst5MULTIPLEXERinstinst7CLKCOUNTERGND74153MGNdq1INPUTVCCINPUTVCCINPUTVCCINPUTVCCC0C1C2C3BAinst11YOUTPUTdq2dq3dpVCCdq4
(5)正点报时电路模块
该模块采用与门和数据选择器74153构成，如下图所示。
7个输入端口的与门控制A，当时间在59分51s，53s，55s，57s，59s的时候，A为高电平1，当秒的个位数为9时，B为高电平1，A为1，B为0时，输出C1低频率信号，A为1，B为1时输出C3高频率信号，实现整点的不同频率的报时电路。
(整点报时电路模块)
(6)脉冲按键消抖动处理模块
采用D触发器实现消抖动，从而能够精确地设定时间。校正状态为5HZ的校正脉冲，分频器输出的10HZ通过T触发器得到5HZ的校正脉冲。
如图
(脉冲按键消抖动处理模块)
(通过T触发器得到的5HZ校正脉冲)
第四章
电路的组构与调试
4.1遇到的主要问题
(1)在用74161做二十四进制计数器时，没有深入考虑，打算采用第一片六进制，第二片四进制级联而成，结果出现问题。
(2)时、分调整按键没有安装消抖动装置。 (3)在设置简易数字钟的分时，时计数器也会进。 4.2现象记录及原因分析
(1)虽然也能够计数实现二十四进制，但是不能与七段显示译码器配合使用，不能显示直观的数值，这样给用户带来不便。
(2)在下载调试的时候，我要进行时分调整，但是有时按一下子脉冲键会进两个数值，这样子给时分的设置带来了麻烦，原因是按键没有采用消抖动装置。
(3)在调试的时候，打算通过按键调整分，但是发现时计数器也会进位，这就不符合要求了，原因是调整分时，各计数器都按正常状况在计数，所以会按正常情况产生进位。
4.3解决措施及效果
(1)仍然采用两片74161，第一片可以从0~9，第二片只能从0~2，而且当第二片为2的时候，第一片到4的话就都清零复位，这样不仅实现了二十四进制计数器，而且能与七段显示译码器配合使用，直观的显示数字。
(2)在脉冲控制按键上加上了D触发器，这样子可以达到消抖动的效果。 (3)加上选择器，把两路信号分开，当调整分的时候，不对时计数器产生进位，这样子就不会产生十进位了，解决了这个问题。
4.4功能的测试方法、步骤，记录的数据
(1)简易数字钟的测试，将电路图连好后，分析与综合，仿真，编译，下载到仪器上，表示秒的小数点按1Hz，占空比50%跳动，分从0~59计数，分过了59后，向时计数器进1。
(2)整点点报时功能的测试，到了整点，即59分51s，53s，55s，57s时蜂鸣器低频率间断性鸣响，59分59秒时，蜂鸣器高频率鸣响一次。
(3)时、分调整功能的测试，按分调整键，分按一定的频率逐次加一，但是时显示不变;按时调整键，时按一定的频率逐次加一，但是分显示不变。
第五章
结束语
5.1对设计题目的结论性意见及进一步改进的意向说明
简易数字钟的设计中，主要运用了分频器，六十进制计数器，二十四进制计数器，动态扫描显示电路，选择器，按键消抖以及门电路等数字电路方面的知识。可以在简易数字钟的基础上加上24小时和12小时转换功能，秒表功能，闹钟功能，这样更能满足人们的使用需求。
5.2总结设计的收获与体会
简易数字钟的设计及实验当中，我坚持了下来，上学期的数电我学的并不好，而且对软件应用的接受能力不强，刚开始的时候做的很慢，看到别人都做好了，心里比较着急，于是，我找出了数电课本，复习所涉及的知识点，并练习所学软件，终于有了进步，可以更上同学们的进度，但数字钟的设计一直困扰我，看到别人拓展功能都做好了，自己基本的都还没做好，心里很急。在设计的过程中，碰到了很多的困难，遇到了很多问题，不断地思考与尝试，以及向同学和老师请教，但还是没能完全设计好，以后有时间还得多去实验室尝试，争取做好一些拓展功能。通过这次设计，对上学期学习的数字电路的相关知识得到了复习和巩固，也查阅了一些相关的资料，也加深了我对数字电路应用的理解，总之这次的电子技术课程设计受益匪浅。
参考文献：
《基于FPGA的数字电路系统设计》
西安电子科技大学出版社 《数字电子技术基础》
电子工业出版社
《数字电路与逻辑设计实验及应用》人民邮电出版社
附图
1. 分频模块
(分频器仿真波形)
下图为分频器线路图
OUTP10MH7490SSCCCCinsoscINPUVCCEELLLLT9AT9BQARAQBRBQCKAQDKBOUTP1MHzCOUNTE7490SSCCCCEELLLLT9AT9BQARAQBRBQCKAQDKBOUNTEOUTP100KHinsCt7490SSCCCCEELLLLT9AT9BQARAQBRBQCKAQDKBOUNTEOUTP10KHinsCt7490SSCCCCEELLLLT9AT9BQARAQBRBQCKAQDKBOUNTEOUTP1KHzinsCt7490SSCCCCEELLLLT9AT9BQARAQBRBQCKAQDKBOUNTOUTP100HinsCt7490SSCCCCEELLLLT9AT9BQARAQBRBQCKAQDKBOUNTEOUTP10HzinsCt7490SSCCCCEELLLLT9AT9BQARAQBRBQCKAQDKBOUNTEOUTP1Hz
insCt 2. 60进制计数器模块
(60进制计数器仿真波形)
3. 24进制计数器模块
(24进制计数器仿真波形)
4.
4位显示译码模块
七段显示译码器模块
七段显示译码器部分采用AHDL硬件描述语言设计，语句如下： subdesign
ymq (
data_in[3..0]
:input;
a,b,c,d,e,f,g
:output; ) begin table data_in[3..0]
=>a,b,c,d,e,f,g; b"0000"
=>1,1,1,1,1,1,0; b"0001"
=>0,1,1,0,0,0,0; b"0010"
=>1,1,0,1,1,0,1; b"0011"
=>1,1,1,1,0,0,1; b"0100"
=>0,1,1,0,0,1,1; b"0101"
=>1,0,1,1,0,1,1; b"0110"
=>0,0,1,1,1,1,1; b"0111"
=>1,1,1,0,0,0,0; b"1000"
=>1,1,1,1,1,1,1; b"1001"
=>1,1,1,0,0,1,1; b"1010"
=>1,1,1,0,1,1,1; b"1011"
=>0,0,1,1,1,1,1; b"1100"
=>1,0,0,0,1,1,0; b"1101"
=>0,1,1,1,1,0,1; b"1110"
=>1,0,0,1,1,1,1; b"1111"
=>1,0,0,0,1,1,1; end table; end;
整个4位显示译码模块
ymqdd[3..0]data_in[3..0]abcdefdd3dd2inst1gOUTPUTOUTPUTOUTPUT74153AB1GN1C01C11C21C32GN2C02C12C22C3inst4abcOUTPUTOUTPUTOUTPUTOUTPUTdefgA1B1C1D1A2B2C2D2INPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCC1Y2YMULTIPLEXER74153AB1GN1C01C11C21C32GN2C02C12C22C3inst5oscOPdd1dd0INPUTVCC7416110MHz1MHz100KHz10KHz1KHz100Hz10Hz1HzLDNABCDENTENPCLRNA3B3C3D3A4B4C4D4INPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCINPUTVCCosc1Y2YQAQBQCQDRCOOUTPUTDe1OUTPUTDe2MULTIPLEXERinstCLKinst7COUNTERGNDVCC74153MGNdq1INPUTVCCINPUTVCCINPUTVCCINPUTVCCC0C1C2C3BAinst11YOUTPUTdq2dq3dq4dp
(四位显示译码模块)
第三篇：数电课程设计报告——数字钟
数字电子技术课程设计报告
设计题目： 数字钟 班级学号：092022226
二〇一一年十二月
数字钟的设计
数字钟是采用数字电路实现“时”、“分”、“秒”数字显示的计时装置。由于数字集成电路的发展和石英晶体振荡器的使用，使得数字钟的精度、稳定度远远超过了机械钟表。钟表的数字化在提高报时精度的同时，也大大扩展了它的功能，诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭路灯等。因此，研究数字钟及扩大其应用，有着非常现实的意义。
一、 设计目的
1.掌握数字钟的设计方法。 2. 熟悉集成电路的使用方法。
二、 设计任务与要求
时钟显示功能，能够以十进制显示“时”、“分”、“秒”。其中时为24进制，分秒为60进制。
三、 设计思路、芯片选择及单元电路功能简介 1. 设计思路：
数字钟的设计可以分为4个单元电路来设计，分别为1Hz脉冲产生电路、数码管显示电路、60进制计数器电路、24进制计数器电路这四个单元电路。 2. 芯片的选择：
BCD——七段译码器74LS47
十进制可逆计数器74192
555定时器
集成与门芯片74LS11 3. 单元电路功能简介： ①、1Hz脉冲产生电路：
该单元电路是用由555定时器构成的多谐振荡器来产生的1HZ方波的电路，其中考虑
2 到电路的“延时”效应，该电路产生的方波的频率并不是标准的1HZ方波，而是频率稍大于1Hz的方波。它是为整个电路提供时钟源的，它的输出脉冲提供给秒单元电路的低位计数芯片。
②、数码管显示电路：
该单元电路是用来显示一位数字的电路，它由一块数码管和一块数码管驱动芯片组成，它的输入信号由计数器提供。
3 ③、60进制计数器电路：
该单元电路由两片74LS192可逆计数器芯片、一个三输入与非门和一个非门构成的60进制计数器电路，它是为秒显示和分显示电路提供驱动信号的单元电路
④、24进制计数器电路：
该单元电路是由两片74LS192可逆计数器芯片和一个与门构成的24进制计数器电路，它的低位脉冲信号由分钟计数器单元电路的进位信号提供，它为小时显示电路提供驱动信号。
四、 总电路图
五、 仿真效果
本次课程设计使用proteus软件进行仿真，在进行仿真时应注意以下几点： 1.在接通电源之前，应保持开关SW1断开且SW2闭合，如下图所示：
2.接通电源后应先断开开关SW2，保持开关SW1断开状态不变，如下图所示：
5 3.在做完第二步之后，应保持开关SW2断开状态不变，闭合开关SW1，如下图所示：
在执行完以上三步之后，就是仿真的正确结果了，如下图所示：
6 否则，将会产生以下错误的仿真效果：
六、 总结
通过这次课程设计，我对数字电子技术的理论知识的理解更加深刻，对时序电路的设计步骤也更加熟悉，熟悉了仿真软件proteus的应用。在本次设计中，我还发现了一点问题，就是理论和实际并不是完全符合的。比如对于74LS192可逆计数器芯片来说，他本是十进制计数器，若用它构成六进制计数器，按照理论知识，只需要将它的输出端Q1和Q2端通过一个与门后反馈到清零端CR即可。但在实际应用中，按照理论上的接法并不能实现六进制，而是需要将他的Q0端取反后再与Q1和Q2相与反馈到清零端CR，才能实现六进制计数。另外，秒钟单元电路向分钟单元电路提供脉冲的进位信号不能直接加到分钟单元电路的脉冲端口上，而是需要经过一个非门后再加到分钟单元电路的脉冲输入端上。同时，还要给这部分进位电路并联一个开关(详见总电路图)，且在接通电源之前应保持该开关的闭合状态，接通电源后应先断开该开关，然后再接通脉冲单元电路，否则将不能保证整个电路的零状态。
此外，本次课程设计比较仓促，只是完成了设计的基本功能，其拓展功能没有精力去深究，等到以后有时间再逐步完善该电路的拓展功能。由于时间短暂和本人能力有限，本电路的设计可能存在一定问题和缺陷，如有发现希望老师能够给予批评指正。
七、 元器件清单
1. 七段数码管：6块 2. 74LS192可逆计数器：6片 3. 555定时器：1片
4. 74LS47 BCD——七段译码器：6片 5. 74LS11三—3输入与门：1片 6. 非门：3块 7. 2输入与门：1块 8. 开关：2个
9. 电阻：10M 1个，46.25M 1个 10. 电容：0.01uF
2个
参考书
⑴《现代电子学及应用》，童诗白、徐振英编，高等教育出版社，1994年
⑵《电子系统设计》，何小艇等编，浙江大学出版社，2000年
⑶《集成电子基础教程》，郑家龙、王小海、章安元编，高教出版社，2002年5月
⑷《电子技术课程设计指导》 彭介华编，高等教育出版社，1997年10月
⑸《数字电子技术》童诗白编著高等教育出版社
2001年
第四篇：多功能数字钟课程设计报告
课题名称 姓名 学号 院、系、部 专业 指导教师
电子技术课程设计报告书
2016年6月12日
一、设计任务及要求：
用中小规模集成芯片设计并制作多功能数字钟，具体要求如下：
1、准确及时，以数字形式显示时(00～23)、分(00～59)、秒(00～59)的时间。
2、具有校时功能。 指导教师签名：
2016
二、指导教师评语：
指导教师签名：
2016
三、成绩
指导教师签名：
2016年6月年6月年6月日
日
日
多功能数字钟课程设计报告
1 设计目的
一、设计原理与技术方法：
包括：电路工作原理分析与原理图、元器件选择与参数计算、电路调试方法与结果说明; 软件设计说明书与流程图、软件源程序代码、软件调试方法与运行结果说明。
1、电路工作原理分析与原理图
数字钟实际上是一个对标准频率(1Hz)进行计数的计数电路。由于标准的1Hz 时间信号必须做到准确稳定，所以通常使用输出频率稳定的石英晶体振荡器电路构成数字钟的振源。又由于计数的起始时间不可能与标准时间(如北京时间)一致，故需要在电路上加一个校时电路。因此一个具有计时、校时、报时、显示等基本功能的数字钟主要由振荡器、分频器、计数器、译码器、显示器、校时电路、报时电路等七部分组成。石英晶体振荡器产生的信号经过分频器得到秒脉冲后，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器译码，并通过显示器显示时间。由以上分析可得到原理框图如下图
图1 实验原理框图
2、元器件选择与参数计算
(1)晶体振荡电路：产生秒脉冲既可以采用555脉冲发生电路也可以采用晶振脉冲发生电路。若由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源，可使555与RC组成多谐振荡器，产生频率 f=1kHz的方波信号，再通过分频则可得到秒脉冲信号。晶体振荡器电路则可以给数字钟提供一个频率稳定准确的32768Hz的方波信号，可保证数字钟的走时准确及稳定。 相比二者的稳定性，晶振电路比555电路能够产生更加稳定的脉冲，数字电路中的时钟是由振荡器产生的，振荡器是数字钟的核心。振荡器的稳定度及频率的精度决定了数字钟计时的准确程度，所以最后决定采用晶振脉冲发生电路。石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整，它是电子钟的核心，用它产生标准频率信号，再由分频器分成秒时间脉冲。
所以秒脉冲晶体振荡选用32768Hz的晶振，该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。从有关手册中，可查得C
1、C2均为20pF。当要求频率准确度和稳定度更高时，还可接入校正电容并采取温度补偿措施。由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为20MΩ。
(2)分频器电路：分频器电路将32768Hz的高频方波信号经32768(152)次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。该电路可通过CD4060与双D触发器74LS74共同实现。
(3)时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为24进制计数器。计数器可以使用十进制的74LS160。
(4)译码驱动电路：译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。译码器可以使用CD4511。
(5)校时电路：可以通过基本的门器件、电阻与开关实现。由设计的电路图可选择与非门74LS00。 (6)整点报时电路：一般时钟都应具备整点报时电路功能,即在时间出现整点前数秒内,数字钟会自动报时,以示提醒.其作用方式是发出连续的或有节奏的音频声波。
3、电路调试方法与结果说明 (1)电路调试方法 ①数码管的调试：可以用万用表的负极接数码管的3或8脚，正极依次接数码管剩余的管脚所接电阻的另一端，并将万用表调至测发光二极管档位，从而测试数码管的显示是否正确。 ②“时”“分”“秒”电路的调试：将“时”“分”“秒”电路连接完成后，可以用函数信号发生器产生的1Hz方波信号分别作为“时”、“分”、“秒”的个位74LS160的计数脉冲，从而测试“时”是否为24进制，“分”和“秒”是否为60进制。 ③校时电路的调试：先将电路外接用函数信号发生器产生的2Hz方波信号，再分别通过校时、校分电路开关的断开、闭合以及开关闭合后电路的工作情况判断电路的校时、校分功能是否正确。
④秒脉冲产生电路的调试：将电路产生的秒时间脉冲接入示波器，观察并计算电路是否产生1Hz方波信号。 (2)结果说明
①数码管的调试：当正极依次接
1、
2、
4、
5、
7、
9、10管脚时，数码管依次是G、F、A、B、C、D、E亮。 ②“时”“分”“秒”电路的调试：“时”为24进制(从“00”到“23”)，“分”和“秒”都为60进制(从“00”到“59”)。
③校时电路的调试：开关断开时电路处于正常工作状态，开关闭合时电路处于校时、校分状态。
④秒脉冲产生电路的调试：电路产生1Hz方波信号。
4、软件设计说明书与流程图 (1)秒脉冲产生电路
晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。晶体XTAL的频率选为32768HZ。该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。从有关手册中，可查得C
1、C2均为20pF。当要求频率准确度和稳定度更高时，还可接入校正电容并采取温度补偿措施。由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为22MΩ。较高的反馈电阻有利于提高振荡频率的稳定性。通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。
本实验中采用CD4060来构成分频电路。管脚图见图2。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。CD4060计数为14级2进制计数器，可以将32768Hz的信号分频为2Hz，再经过74LS74即可获得1Hz的方波信号。原理电路图如图3所示，图4为仿真电路图。
图2 D4060管脚图
图3 CD4060秒脉冲振荡发生器
图 4 产生1Hz时间脉冲的电路图
(2)时间计数器电路 ①“秒”“分”电路
根据题目要求，“秒”和“分”都是60进制的，而且是从“00”到“59”，可以使用十进制的74LS160来实现这个功能。首先将两片74LS160通过串行进位方式接成百进制计数器，即分别将“秒”和“分”个位的进位输出信号经非门作为“秒”和“分”十位的计数输入脉冲。当计数器从全0状态开始计数，计入59个脉冲时，经与非门译码产生低电平信号立刻将两片74LS160同时置零，于是便得到了60进制的计数器。74160的逻辑功能示意图、引脚图及功能表如下所示。
图5 a ) 74160逻辑功能示意图
b ) 74160引脚图
图6 74160逻辑功能表 ②“时”电路 根据题目要求，“时”是24进制的，而且是从“00”到“23”，可以使用十进制的74LS160来实现这个功能。首先将两片74LS160通过串行进位方式接成百进制计数器，当计数器从全0状态开始计数，计入23个脉冲时，经与非门译码产生低电平信号立刻将两片74LS160同时置零，于是便得到了24进制的计数器。 (3)译码驱动电路
计数器实现了对时间的累计以8421BCD码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，选用CD4511作为显示译码电路，选用LED数码管作为显示单元电路。由于CD4511是输出高电平有效，所以选用七段共阴极LED数码管。若将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。“秒”用数码管显示如图7所示。
图7 “秒”的译码及驱动显示电路图 (4)校时电路
数字种启动后,每当数字钟显示与实际时间不符合,需要根据标准时间进行校时。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。校“秒”时，采用等待校时。校“分”、“时”的原理比较简单，采用加速校时。 对校时电路的要求是 : 1.在小时校正时不影响分和秒的正常计数 。 2.在分校正时不影响秒和小时的正常计数 。 当开关断开时，因为校正信号和0相与的输出为0，而开关的另一端接高电平，正常输入信号可以顺利通过与或门，故校时电路处于正常计时状态;当开关闭合时，情况正好与上述相反，这时校时电路处于校时状态。与非门可选74LS00，非门则可用与非门2个输入端并接来代替从而节省芯片。校时电路图见图8。
8 校时电路图 (5)整点报时电路
一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报时，以示提醒。其作用方式是发出连续的或有节奏的音频声波。当时间在59分50秒到59分59秒期间时，分十位、分个位和秒十位均保持不变，分别为
5、9和5，因此可将分计数器十位的QC和QA 、个位的QD和QA及秒计数器十位的QC 和QA相与。电路在整点前6秒钟内开始整点报时，即当时间在59分54秒到59分59秒期间时，报时电路产生报时控制信号，控制小喇叭产生低音;当时间为00分00秒时，报时电路产生报时控制信号，控制小喇叭产生高音。
5、软件调试方法与运行结果说明 (1)软件调试方法
由于仿真时晶振不能正常工作，所以通过外接1KHz方波信号来调试电路。 “时”“分”“秒”电路的调试：“时”为24进制(从“00”到“23”)，“分”和“秒”都为60进制(从“00”到“59”)。校时电路的调试：可以通过校时、校分电路的开关来校对时间，并判断电路的“时”“分”“秒”的进制是否正确。开关断开时电路处于正常工作状态，开关闭合时电路处于校时、校分状态。 (2)运行结果说明
数码管的各部分可以正确显示，电路的“时”为24进制(从“00”到“23”)，“分”和“秒”都为60进制(从“00”到“59”)。开关断开时电路处于正常工作状态，开关闭合时电路处于校时、校分状态，通过控制开关及输入信号可以达到校时功能。
三、设计体会与建议 1.设计体会
我觉得此次的数字钟设计实验，电路原理相对来比较简单，但电路图比较复杂，所用芯片比较多，相应的连线也多，这就给焊接电路增加了较大的难度。不过通过此次实验，使我更进一步地熟悉了芯片的结构，掌握了实验中所用各芯片的工作原理和其具体的使用方法，同时还接触到了一些新认识的芯片，增长了见识。 这次课程设计是一次难得的锻炼机会，让我们能够充分运用所学过的理论知识和自己动手实际操作的能力，另外还让我们学习查找资料的方法，以及自己设计电路、焊接电路、分析解决电路存在的问题的能力。这对于我来说是很好的提高，填补了平日理论学习后实践方面的空白。 参考文献
[1] 阎石. 数字电子技术基础[M]. 北京：高等教育出版社，2001年
[2] 杨素行. 模拟电子技术基础简明教程[M]. 北京：高等教育出版社，2005年 [3]康华光. 电子技术基础[M]. 北京：高等教育出版社，1999年 [4]彭华林等编. 数字电子技术[M]. 长沙：湖南大学出版社，2004年 [5]金唯香等编. 电子测试技术[M]. 长沙：湖南大学出版社，2004年
第五篇：数字电路课程设计报告
题目：数字电子钟
专业： 电气工程及其自动化
班级： 08级电气( )班 姓名： 同组队员： 学号:
日期： 2010年 7月
一. 设计目的
1、根据课堂上所学的知识，通过自己和同组成员共同研究，把数字电子钟的电路设计出来，以达到把课堂理论和自主实践相结合的目的
2、通过与同组成员共同研究课题，培养我们分工合作的能力;
3、把文字性的设计要求形成切实可行的设计方案，培养独立思考的学习能力;
4、通过思考把课堂上独立的知识点组合成一个统一的数字系统，培养解决实际问题的能力。
二. 设计要求和设计指标
1、显示时间从00：00：00到23：59：59的数字钟;
2、设计的电路包括产生时基信号，时、分、秒计时电路，显示电路;
3、最小计时时间单位为1s;
4.秒、分为00----59 六十进制计数器，时为00----23 二十四进制计数器;
4、扩展功能：实现校时、校分、校秒以及整点报时。
三. 总体框图设计
图1：总体框图
本小组设计的数字电子钟由以下五部分组成：
1、 由CD4013集成芯片构成的校时电路;
2、 由555定时器构成的多谐振荡器和由CD4013集成芯片组成秒脉冲发射器;
3、 由74LS192集成芯片构成的二十四进制时计数器，六十进制分、秒计数器;
4、 由7448集成芯片构成的时、分、秒译码显示电路;
5、 由555定时器构成的单稳态触发器组成整点报时电路。
四. 功能模块设计和原理说明
1、 由CD4013集成芯片构成的校时电路
图2：时、分校时电路 图3：秒清零电路 时、分校时电路的工作原理：手动校时，按一次
能产生一个上升沿脉冲(01)给输入端口CPu，使计数器的数字显示增加1。手动校时时，连续按动现时、分的校时。
秒清零电路工作原理：手动按一次CR=1，实现了秒清零的目标。
特别说明：这里的回到原来的状态。
是可弹回式按钮，即按一次之后会自动弹
，秒计数器的异步清零端
，到了调节到需要的时间为止，这样能实 4
2、 由555定时器构成的多谐振荡器和由CD4013集成芯片组成的秒脉冲发射器
图4：秒脉冲发射器
多谐振荡器的频率计算式为f=1/0.7(Rw +2R)C 多谐振荡器的频率设计为2Hz，Rw=50KΩ，C=4.7uF 因此，f=1/0.7(Rw +2R)C=1/0.7(50+2*51)*
*4.7*
=2Hz 调节电位器Rw(约为50kΩ)，使多谐振荡器产生频率为2Hz的方波信号。多谐振荡器产生的2Hz脉冲信号经过CD4013组成的分频器，进行2分频，输出1Hz的秒脉冲作为计数器的计数脉冲，脉冲时间为1s。
3、 由74LS192集成芯片构成的二十四进制时计数器，六十进制分、秒计数器
图5：六十进制秒计数器
图6：六十进制分计数器
图7：二十四进制时计数器
数字电子钟的计数器由四个74LS192集成芯片组成，其中分、秒计数器都为六十进制计数器，时计数器为二十四进制计数器。 74LS192集成芯片说明：
a) CPu ---加计数脉冲输入端，上升沿有效; b) CO---进位输出信号，加计数时出现，低点平有效; c) CR---异步清零端，高电平有效;
d) Qi---输出信号端;74LS192集成芯片作加计数器工作时，端口Ucc接高电平。 计时器工作原理：
(1) 六十进制秒计数器工作原理：左端74LS192集成芯片的CPu端口接收秒脉冲发射器发出的脉冲信号时，Q3Q2Q1Q0从0000开始计数，每过一秒，计数增加量为1;当Q3Q2Q1Q0达到1001状态时，在下一个脉冲到来时，Q3Q2Q1Q0的状态瞬间变成0000，与此同时产生进位信号从CO端输出，从右端74LS192集成芯片的Cpu输入此进位信号，Q7Q6Q5Q4从0000开始计数;当
Q7Q6Q5Q4达到0110时，此时Q6Q5的状态为11，通过与门电路给分计数器提供脉冲信号(01)，使分脉冲计数器开始计数;在给分计数器提供脉冲信号的同时，异步清零端CR=1，使
Q7Q6Q5Q4的状态瞬间回到0000状态，重新进入下一轮的计数。以上过程分析实现了六十进制秒计数器的功能。
(2) 六十进制分计数器工作原理与秒计数器的工作原理相同，左端74LS192集成芯片的CPu端口接收秒计数器提供的脉冲信号
时，Q3Q2Q1Q0从0000开始计数，至Q7Q6Q5Q4达到0110时，分计数器给时计数器提供脉冲信号，使时计数器开始计数，同时分计数器又返回到最初状态。
(3) 二十四进制时计数器工作原理：左端74LS192集成芯片的CPu端口接收分计数器提供的脉冲信号时，Q3Q2Q1Q0从0000开始计数，当Q3Q2Q1Q0达到1001状态时，在下一个脉冲到来时，Q3Q2Q1Q0的状态瞬间变成0000，与此同时产生进位信号从CO端输出，从右端74LS192集成芯片的CPu输入此进位信号，Q7Q6Q5Q4从0000开始计数;当Q7Q6Q5Q4 Q3Q2Q1Q0达到00100100时，
Q5Q2的状态11，通过与门电路使异步清零端CR=1，
Q7Q6Q5Q4 Q3Q2Q1Q0的状态重新回到00000000，此时分、秒计数器的输出状态Q也都为0，整个计数器电路又开始进入下一轮的计数。
4、 由7448集成芯片构成的时、分、秒译码显示电路
图8：译码显示器
7448七段显示译码器功能说明：
(1)7448七段显示译码器输出高电平有效，用以驱动共阴极显示器。 7448的功能表如表4―3所示。
(2)如图6所示，LT=RBI=1，符合功能表中正常显示的条件，计数器输出给显示译码器DCBA的状态从
0000～1001，时显示译码器00～23，分，秒显示译码器
中显示的数字从
中显示的数字从00～59。
表4―3
5、由555定时器构成的单稳态触发器组成整点报时电路
图9：整点报时电路
整点报时电路工作原理：分计数器给时计数器提供进位信号的同时，给由555定时器构成的单稳态触发器的"2"端提供一个低电平，使得V2
通过单稳态触发器调节报时声响的持续时间T，其最长时间 Tmax=1.1RwmaxC=1.1*100*
*4.7*
=0.5s
5、 总电路图程序说明
图10：总电路
通过校时电路(图
2、图3)校时后-电路正常工作，秒脉冲发射器(图4)发送脉冲信号-秒计数器(图5)接收脉冲信号开始计数-分计数器(图6)、时计数器(图7)按照一定的计数规律计数-各计数器的输出向译码显示器(图8)提供译码信号，使时间数字显示出来-分计数器(图6)给时计数器 (图7)提供进位信号时，整点报时电路(图9)工作，实现整点报时。
六. 本设计改进建议
在电源输入端增加桥式整流降压电路如图11所示，把220V交流电转化成5V的直流电(如图12)，使数字电子钟能直接接入220V交流线路中。
图11：降压整流滤波电路
图12：降压整流滤波后的电压
七. 总结(感想和心得等)
通过这一个星期时间的课程设计，把课堂知识运用于实践之中，锻炼了我们的实践技能，培养了我们学以致用的能力，在一定程度上巩固我们所学知识。
经过设计的过程，把本学期独立的知识点和通过查找资料得到的知识结合起来形成一个统一的数字系统，使我们独立思考与自主学习的能力得到加强。同时，与同组成员共同研究课题的过程中，增强了我们分工合作的能力，不知不觉中培养了我们的团队意识。
在与小组成员共同讨论得出电路图后，后面的原理分析和功能模块分析完全由自己查找资料进行，结合老师课堂上所讲的知识，特别是555定时器和计数器的知识，把数字电子技术课程中所学的用于分析时钟脉冲信号的发射过程和时、分、秒计数器的计数过程，使我的分析能力得到了一定程度上的增强。
在这短短的一个星期的课程设计时间里，我受益匪浅，不仅巩固了所学的知识，而且能把所学知识真正运用于实践中。更重要的是，这使我意识到了独立思考和自主学习的重要性，为我由被动学习向自主学习的学习观念的转变提供了方向指导。