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第一篇：滤波器设计论文范文
荧光灯电子镇流器的EMI滤波器设计
【摘要】本文主要以基于恩智浦半桥驱动IC UBA2211设计的荧光灯电子镇流器为例，针对电路中存在的传导干扰，探讨了不同的滤波方法。通过在电路的电源入口处采取滤波技术对电路的EMI进行抑制，使电路的传导干扰的测试结果达到了国际的EMI标准限值。
【关键词】电磁干扰;共模干扰;差模干扰;EMI滤波器;电子镇流器
EMI Filter Design based on Fluorescent Lamp Electronic Ballast
Dong HaibinLetian Jiang
(School of Electronic Information and Electrical Engineering，Shanghai Jiao Tong University，Shanghai 200240)
Key words：EMI;CM;DM;EMI filter;Electronic ballast
1.引言
电磁干扰(即EMI)造成的电磁污染是继大气污染，水污染和噪声污染后，作为第四大污染，威胁着电子电气设备的安全运行和人类社会的健康生活，所以研究电子镇流器的EMI滤波电路，使其符合国际标准CISPR15-2007，具有重大的现实意义和应用价值。
2.电子镇流器的基本组成
一个基本的电子镇流器的框图如图1所示，包含EMI滤波电路，整流电路，滤波电路，功率因数校正电路，半桥逆变电路和启动电路，灯负载等部分。
图1中第一部分为EMI滤波电路，主要抑制因传导和辐射所引起的EMI干扰。就电子镇流器而言，电磁兼容问题主要是防止它的高频信号通过电源线传导出去，干扰其它电气设备的正常工作;而其它的电器设备一般情况下不会对电子镇流器的正常工作(强烈的电磁干扰如雷电除外)造成干扰。
3.电子镇流器的传导干扰来源
电子镇流器工作时产生的电磁噪声通过输入电源线传导到电网中，引起传导干扰，对周围的电磁环境造成污染，并影响该环境中其它电子设备或系统的正常工作。电子镇流器的电磁干扰主要来自以下几个方面：
1)元器件的固有噪声，包括热噪声，散粒噪声，接触噪声。
2)半导体二极管在开关过程中产生的电磁噪声。在快速开通和关断的同时，瞬时变化的电压和电流，会形成很强的电磁噪声。
3)功率半导体器件在开关过程中，会产生很大的瞬态电压或电流并引起寄生振荡。开关频率越高，开关电流越大，所引起的瞬态电磁噪声也越大。功率半导体器件在交流电网上产生的传导干扰，是传导干扰的主要来源，这种噪声分为差模与共模。
4)在采用高频泵或双泵电路的无源功率因数校正电路中，功率开关管的高频开关信号通过反馈元件加到输入端，经过电源进线送入电网中，形成传导干扰。
4.电气照明设备EMI标准及限值
根据CISPR15-2007《电气照明和类似设备的无线电骚扰特性的限值和测量方法》的要求，在不同频率下的电磁干扰的准峰值和平均值如表1所示，要求镇流器的传导干扰低于表1的值。
基于实验室之间的差异和样品之间的差异，设计样品的电磁干扰要保留6dB的富裕量，确保量产的所有产品都能满足传导干扰的要求。
5.电子镇流器的EMI抑制技术
滤波、屏蔽与接地是电磁兼容性设计通用的三种方法，滤波与接地主要是针对电路中的传导干扰而言;屏蔽主要是针对电路的辐射干扰。滤波是抑制电路传导干扰的最有效和最经济的方法。由于各种干扰在系统的入口处最为严重，所以EMI滤波器均插入在系统或电源端的接口处。
电子镇流器采用的EMI滤波器类型有C型(一个电容)，L型(一个电感和一个电容)，T型(两个电感和一个电器)，∏型(一个电感和两个电容)，双∏型(一个共模电感和两个电容)和混合型等几种，如图2所示。在电子镇流器中采用图2(b)和(d)所示的混合结构，或在双∏型结构中再加一级共模电感。
一般来说，对9k～150kHz低频段采用差模滤波器比较有效，而对150kHz～30MHz的高频段采用共模滤波器比较有效，有时一级共模滤波器不够，还要采用两级共模滤波器才可以。
在选择EMI滤波器元件时，应保证使滤波器的谐振频率远低于电子镇流器的工作频率，以防止磁饱和，失去滤波器的作用。
6.EMI滤波电路设计
在设计电子镇流器的EMI滤波器时，除了对滤波效果有所要求外，还要考虑经济和成本问题。在满足EMI测试要求的前提下，使电路结构最经济，占用空间最小，同时在性能上要有一定的富裕量，达到满意的性价比。
EMI以传导和辐射两种方式传播。能量通过磁场或电场耦合，或以干扰源与受扰设备间的电磁波形式传播，称为辐射干扰。传导干扰是指EMI能量通过电源线，数据线，公共地线等产生或接收。
电子镇流器的传导干扰方式可分为两类：即共模干扰(CM)和差模干扰(DM)。共模干扰是指相线L以及中线N与地GND之间存在相位相同，幅度相等的干扰信号。差模干扰是指在相线L与中线N之间存在幅度相等，相位相反的干扰信号。前一类来自电磁空间辐射，分布电容的寄生耦合，漏磁感应，即同一干扰源通过寄生参数耦合到相线和中线上，它对每一根电源线的作用基本上是相同的，因而所产生的干扰电压是共模的。
电子镇流器的外壳如果是塑料的，其分布电容效应较小，电路前后级之间的耦合小，所以产生的共模干扰较小，比较容易通过EMI测试;如果采用金属外壳，由于元器件和外壳之间存在分布电容，前后级之间存在一定的耦合，不容易通过测试。一个实际的工程例子如下：
电子镇流器的工作频率也是影响EMI的一个关键因素，镇流器的工作频率越低，EMI测试越容易通过测试;反之，则不容易通过测试。一个实际的例子如下：
为了了解差模滤波器与共模滤波器对抑制干扰的作用，可以把电子镇流器EMI的测试的频率范围从9kHz到30MHz分为低，中，高三个频段，即9～150kHz，150kHz～2.0MHz，2.0～30MHz三段。
1)低频段9～150kHz
这个频段的干扰主要以差模干扰为主，加大差模电容Cd的容量，或在相线中线串接共模电感，干扰幅度也会降低，而且随着频率的增加，共模干扰的影响越来越严重。如在电子镇流器中，再加一级共模电感，这个频段中的干扰都将大幅降低。
2)中频段150kHz～2MHz
这个频段同时存在差模干扰和共模干扰，但以共模干扰为主。为了消除中频段的干扰，可以改变共模电感的电感量或两个共模电感的电感量的相对大小。
3)高频段2.0～30MHz
这个频段存在的干扰主要是共模干扰，差模干扰的影响较小。如果这个频段的EMI测试不能满足要求，要从改善共模滤波器的滤波效果来想办法。
本文所研究的电路是带有高频反馈的电子镇流器电路，图5是其传导干扰的谱图。从图中可看到，该电路的EMI传导测试中在150kHz-1MHz处超标(-34.0dB)。
根据电路的拓扑结构和产品要符合的EMI要求，电路中存在差模和共模干扰，所以我们采用混合型的EMI滤波电路，包括差模电感L1，差模电容C01，C02和共模电感L2组成，如图6所示，可以有效的抑制电路中存在的共模和差模干扰。
本电路中，选取C01=330nF，C02=100nF，L1=5.6mH，L2=60mH为EMI滤波器的参数，可以得到明显的EMI效果改善(+10.5dB富裕量)，如图7所示。
7.总结
本文针对T5荧光灯电子镇流器存在的传导干扰，分析了产生传导干扰的原因以及共模抑制滤波电路和差模抑制电路在电子镇流器传导干扰中的应用，针对具体电路中的干扰提出了抑制方法。实践证明滤波是一个比较理想又比较经济的抑制方法。所使用的元器件主要为电感、电容、电阻等普通的电子元器件。滤波器调试的重点在于参数的匹配。只要调试得当，其抑制干扰的性能是比较好的。电子元器件的性能直接影响着电路的电磁兼容性。随着电子元器件材料的不断发展，传统的滤波、屏蔽技术应有新的发展。
参考文献
[1]陈传虞.电子节能灯与电子镇流器[M].人民邮电出版社,2009:35-37,434-444.
[2]毛兴武,祝大卫.电子镇流器原理与制作[M].人民邮电出版社,2003:29-33,372-373.
[3]郭林忠,秦会斌等.40W日光灯电子镇流器的EMI滤波器的设计[J].电子器件,2009,10.
[4]陈剑瑜,章红芳等.电子镇流器电路的EMC改进[J].杭州电子工业学院学报,2002,
22(1).
[5]朱国忠,吕晓东等.电子镇流器中的传导电磁干扰(EMI)分析[J].中国照明电器,
2007,05.
[6]陈诚,冯卓民等.照明电子镇流器EMI的滤波器的设计[J].照明工程学报,2008,19(2)
[7]许萍.“鲁棒设计”方法在电子镇流器抗干杌设计巾的应用[J].科技信息(学术版),2008(第26卷).
[8]杨继深.共模干扰和差模干扰[J].安全与电磁兼容,2002(第2卷).
作者简介：董海滨(1982—)，男，河南人，硕士，中级职称，研究方向：电路与系统，电磁兼容及信号完整性。
作者：董海滨 蒋乐天
第二篇：一种基于ＣＭＯＳ工艺射频有源滤波器的设计
摘要：射频滤波器是无线通信系统的关键部件之一。本文根据射频SoC的需求，设计了一种基于Q-增强型射频有源CMOS LC型滤波器。该滤波器利用负阻抗增强电路品质因数，可有效地解决射频片上无源LC滤波器的品质因数偏低，插入损耗偏大的问题。该滤波器采用TSMC 0.18um CMOS工艺，当供电电压为1.8V，中心频率在2.142GHz时，-3dB带宽仅为36MHz。仿真结果表明，该滤波器正确有效，适于全集成。
关键词: 片上电感;CMOS工艺;有源滤波器;射频SoC
1引言
随着无线通信技术、微电子技术[1]的迅猛发展，无线通信市场迅速扩大，据最新统计[2]，截至到2007年6月底，全球使用mobile的用户已超过29亿，用户数量直逼30亿。在移动用户群体不断地增加，市场空间不断地扩大的趋势下，无线设备开发商、运营商一直不断地推出越来越多的无线终端产品和服务，使人们的生活发生了巨大的变化。如今，人们可以足不出户，利用无线终端不仅使通信变得简单而又快捷，而且获取信息的能力也大大增强，而这些无线终端的应用不仅包括无绳电话、射频认证(RFID)、数字蜂窝移动手机(GSM、CDMA、WCDMA、PHS，etc.)，而且还包括无线局域网(WLAN)、蓝牙(Bluetooth)和全球定位系统(GPS)等等。与此同时，人们在利用无线终端享受生活的时候，也对无线终端的性能提出了更高的要求，其中低成本、低功耗、集成化的射频通信终端(如图1所示)诸如手机、掌上电脑等得到了越来越多移动用户的青睐。因此，研制完全集成[3-7]的RF收发电路系统[4,7]已成为当代热门话题之一。
在RF通信系统中，频段选择性是无线接收机的重要特性之一，是衡量接收机选取带内信号抑制带外信号能力的参数，更是滤波器主要功能。虽然接收机结构[8]种类较多，如外差式、零中频式、低中频式结构[9]、数字中频式结构、镜像抑制结构等等，而且，不少射频前端结构采用RF CMOS或混合CMOS工艺实现了集成化，如图2中虚线框内所示。
虽然，射频滤波器的研究受到业内人士很多关注，相关的研究也较多[4,10-13]。每年都有文章报导各种射频滤波器的研究工作，大多数射频滤波器的设计主要采用无源结构(LC、MEMS、SAW、机械型等)来片外实现，但大多数无源结构不仅在与Si CMOS工艺下的其它电路模块集成时存在很大困难，而且总具有一定的插入损耗。在射频电路设计和数字电路设计日益集成化[1-9,15,16]的今天，集成度直接影响着最终电子产品的制造成本、尺寸和重量，通常也决定所需功率的大小。随着射频SoC[3-7]研究的不断进展，如何使集成化的连续时间滤波器的设计适应单芯片无线系统发展的需求，将不得不迫使所设计滤波器的性能应具有工作频率高、低失真、高Q值、可调谐的特点。为此，本文进行了一种中心频率为2.14GHz的LC-Q增强型的CMOS射频有源带通滤波器的设计。
2射频集成滤波器的工艺选择
当前有多种半导体工艺可以应用于射频集成电路(RFIC)设计[14-16]，如CMOS工艺、BiCMOS工艺、双极工艺(BJT)、锗硅工艺和砷化镓(GaAs)工艺等。在这些工艺技术中，由于砷化镓、锗硅半导体具有较高的截止频率、增益以及相对较低的噪声，使得它们在射频集成电路的实现技术方面长期处于主导地位，但是，由于通信电路中基带处理、数字信号处理通常采用集成度更高的CMOS工艺，由于工艺的不兼容性极大地限制了它们不能与以Si为衬底的大规模数字IC进行集成，更不能满足射频系统集成芯片(SoC)发展的需要。Si BJT半导体虽然具有很高的跨导增益，在模拟集成电路中得到了广泛地应用，但它在功耗和集成度方面，却无法满足大规模集成电路系统的要求。一般而言，CMOS半导体的集成度高、功耗低，但采用CMOS工艺进行射频集成电路设计，还存在许多困难，主要因为它的高频性能、噪声性能较差，跨导增益较小，所以CMOS工艺一直主要应用于数字电路。BiCMOS工艺是BJT工艺与CMOS工艺的结合，发挥了两种工艺的各自特点，具有较好的综合性能，但其成本相对昂贵。
从各种应用于RFIC工艺的角度来看，尽管，CMOS半导体的高频性能、噪声性能，不是很好，但是由于它的工艺最为成熟、成本最低，它的应用也最为广泛，而且在CMOS工艺[17]技术不断地取得进步条件下，器件的特征尺寸已经进一步地按比例缩小，它的单位增益截止频率已经接近GaAs水平，曾多次成功地挑战了对CMOS工艺技术限制的预言，以0.18μmCMOS工艺[1]为例，MOS器件的特征频率fT(即放大倍数为1时的频率)已达到60GHz。由此可见，基于CMOS工艺的射频集成电路的研究已势在必行[16-18]，对于无线通信集成电路系统以后的发展，它必将产生深远的影响。
3滤波器的设计
3.1片上电感的研究现状
平面电感是实现片上电感的主要方式。它利用集成电路中的金属互连线形成螺旋形状而具有的电感特性，具有射频工艺的芯片代工厂可以提供(如图3(a)所示)片上电感。通常提供的电感采用并行的顶层金属互连线设计而成，具有相对固定的间距、线宽和内半径，通过不同圈数实现不同电感值。其等效模型如图3(b)所示，其中，L为片上金属互连线电感，Rs为金属线内阻，Cp为表示电感两端的耦合电容，Cox1与Cox2分别为电感对衬底的等效电容，Csub1与Csub2分别表示衬底对地的等效电容，Rsub1与Rsub2分别为衬底对地的等效电阻。然而，由于金属线的欧姆损耗以及半导体衬底的电磁场损耗，使得片上电感的品质因数很低，就目前而言，一般不超过20[17]。而且，片上电感除了自身固有的电感之外，还具有寄生电阻、电容，以及趋肤效应等。
直接使用这样的片上电感来实现滤波器窄带选择性的要求是不可能的，因此，有必要采用品质因数增强型技术，来达到基于集成LC射频滤波器的设计要求。
3.2品质因数增强技术
由于片上电容的品质因数通常比片上电感的品质因数大很多，所以电感-电容谐振回路的品质因数主要取决于电感，如何增强片上无源电感的Q值就成为射频窄带LC滤波器设计的关键。本文采用滤波器电路品质因数增强的技术是利用负阻抗与LC谐振回路相结合的电路结构(如图4所示)。
它的原理如下：
设RS为图4 (a)中串联谐振回路损耗阻抗，为了分析电路方便，由电感L和损耗阻抗RS进行等效互换，将它转变为图4 (b)所示的并联谐振回路。在并联谐振回路中，阻抗Rp约为串联谐振回路的电感L和串联阻抗RS之和Q2L的倍，电感和电容值保持不变，并联LC谐振回路的品质因数可表示为
3.3电路实现
根据负阻抗增强LC谐振电路品质因数的原理，我们进行了滤波器设计。片上电感是基于TSMC 0.18μm CMOS工艺的标准电感，滤波器的结构为电感-电容谐振电路的拓扑结构，电路如图5所示。该电路是一个二阶有源LC电路结构， MOS管M1、M2相互匹配，共同构成滤波器的输入跨导级，通过调节尾电流源ISS来调节滤波器的输出增益。MQ1、MQ2和尾电流源IQ构成LC谐振回路的负阻抗，通过调节偏置电流IQ来控制负阻抗的大小，负阻抗可表示为-2/gmQ，MC1、MC2与电容C和电感L构成可调谐的LC谐振回路。
该滤波器的中心频率可表示为：
4仿真结果和性能分析
根据对上述的电路分析，我们采用TSMC 0.18μm-CMOS BSIM3V3模型，利用安捷伦ADS射频仿真工具，来验证所给出射频有源LC滤波器的性能，仿真结果如图6~图8所示。在图6中，我们给出了该滤波器的品质因数调谐性能，发现当调节负阻抗的跨导时，滤波器的幅值在随之改变的同时，中心频率也发生漂移，这是由于调节负跨导改变了MOS电容的工作状态，使其电容值有微弱的改变造成的。S参数仿真如图7、图8所示，当中心频率约为2.142GHz时，通带最大增益S21约为15dB，输入回波损耗约为-23dB，噪声系数为15dB。
采用双频输入测试法来测量滤波器的三阶交调截点的功率。选取输入功率相等的两个频点信号，频率分别为2.14GHz和2.144GHz，输入功率为-60dBm，测得输入三阶交调截点功率约为-7.63dBm。
表1给出了该滤波器的性能，由此表可看出，本文所设计的滤波器的品质因数可在40~60范围内调谐。但我们还应注意到这种谐振或谐振耦合型的有源LC滤波器的品质因数的提高是与滤波器的其它性能指标进行折衷得到的。
5结论
本文提出了一种基于负阻Q增强型的射频有源CMOS带通滤波器的设计。仿真结果表明：该设计可有效地解决射频片上无源LC滤波器的品质因数较低，插入损耗较大的问题。可在无线通信系统中得到应用。
参考文献
[1] M.C.Frank Chang. Impact of CMOS Scaling on RF/Mixed-signal circuit design. IEEE Int. Conf. on Solid-State and Integrated Circuit Technology (ICSICT), Shanghai, 2006:1514-1517.
[2] 全球移动用户数量直逼30亿大关. http://.tech.tom.com/数据显示：全球移动用户数量直逼30亿大关.htm.
[3] S.C.Li, H.S.Kao, C.P.Chen and C.C.Su. Low-power fully integrated and tunable CMOS RF wireless receiver for ISM band consumer applications. IEEE Trans. Circuits and Systems-I: regular papers. 2005, 52(9):1758-1766.
[4] R.Mukhopadhyay, Y.Park, P.Sen, N.Srirattana, et al. Reconfigurable RFICs in Si-based technologies for a compact intelligent RF front-end. IEEE Trans. on Microwave theory and techniques. 2005, 53(1):81-93.
[5] T.Maeda, N.Matsuno, S.Hori, T.Yamase, T.Tokairin, et al. A low-power dual- band triple-mode WLAN CMOS transceiver. IEEE J. of Solid-State Circuits. 2006, 41(11):2481-2490.
[6] S.Khoram, H.Darabi, Z.Zhou et.al. A fully integrated SoC for 802.11b in 0.18-um CMOS. IEEE J. of Solid-State Circuits. 2005, 40(12): 2492-2501.
[7] P.Rossi, A.Liscidini, M.Brandolini, et.al. A variable gain RF front-end, based on a voltage-voltage feedback LNA, for multistandard applications. IEEE J. of Solid-State Circuits. 2005, 40(3):690-697.
[8] B.Razavi. RF Microelectronics. Pearson Education Incor. 1998.
[9] J.Crols, M.Steyaert. Low-IF topologies for high-performance analog front ends of fully integrated receivers. IEEE Trans. Circuits and Systems II. 1998, 45(3):269-282.
[10] C.C.Chen, C.K.C.Tzuang. Synthetic quasi-TEM meandered transmission lines for compacted microwave integrated circuits. IEEE Trans. on Microwave theory and techniques. 2004, 52(6):1637-1647.
[11] H.Wang, L.Zhu, W.Menzel. Ultra-Wideband bandpass filter with hybrid microstrip/CPW structure. IEEE Microwave and wireless components letter, 2005, 15(12):844-846.
[12] L.Zhu, S.Sun, W.Menzel. Ultra-Wideband (UWB) bandpass filter using multiple-mode resonator. IEEE Microwave and wireless components letter, 2005, 15(11):796-798.
(下转第51页)
[13] L.Zhu, W.Menzel. Broad-band microstrip-to- CPW transition via frequency dependent electromagnetic coupling. IEEE Trans. Microwave theory and techniques. 2004, 52(5):1517-1522.
[14] 文光俊,谢福珍等. 单片射频微波集成电路技术与设计.北京，电子工业出版社. 2007年2月:24-62.
[15] L.Kwyro, I.Nam, K.Ickjin, G. Gil, et al. The impact of semiconductor technology scaling on CMOS RF and digital circuits for wireless application. IEEE Trans. Electron Devices. 2005, 52(7):1415-1422.
[16] 洪志良. CMOS射频电路的发展趋势. 电子产品世界, 2004, (8):54-56.
[17] Y.Cao, R. A. Groves, X. Huang et.al. Frequency- independent equivalent-circuit model for on-chip spiral inductors. IEEE J. of Solid-State Circuits, 2003, 38(3):419-426.
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作者：高志强 喻明艳 叶以正
第三篇：阵列互耦误差FIR校正滤波器设计与FPGA实现
摘 要： 针对传统型FIR滤波器在高阶条件下运算速度变慢与耗费资源增多这一问题，提出一种基于分段卷积的高速高阶FIR滤波器设计方法，通过在频域并行处理的方式实现了数据的快速处理。首先，确定滤波器的设计阶数M并将其作为基准序列长度，对输入的数字信号进行M周期延时;然后，将原序列与延时序列分别作快速傅里叶变换（FFT）;其次，将变换后的频域结果分别与滤波器相乘后作快速傅里叶逆變换（IFFT）;最后，通过重叠保留的方法实现两路数据的拼接。理论分析与仿真测试表明，与基于查找表（LUT）的传统分布式方法相比，同等阶数下所提方法的寄存器资源节省了30%以上。在此基础上利用实验平台的实测数据进行验证，结果表明，与互耦误差校正前相比，校正后的幅度失配均方根小于1dB，相位失配均方根小于0.1rad，实验数据充分展示了该方法对互耦误差校正的有效性。
关键词：数字阵导引头;互耦误差;FIR滤波器;现场编程门阵列;快速傅立叶变换
文献标志码：A
FIR correction filter design and FPGA implementation for array mutual coupling error
YAO Zhicheng，WU Zhihui*，YANG Jian，ZHANG Shengkui
Rocket Force University of Engineering Missile Engineering college， Xian Shaanxi 710025， China
Key words： digital array seeker; mutual coupling error; Finite Impulse Response （FIR） filter; Field-Programmable Gate Array （FPGA）; Fast Fourier Transform （FFT）
0 引言
数字阵列雷达作为当今雷达发展的重要组成部分，在远距离目标探测、跟踪以及定位上扮演着越来越重要的角色。相比传统雷达体制来说，数字阵列雷达拥有着数量庞大的天线阵列，能够灵活控制波束、有效提高信号增益[1]。
然而在实际系统中，会存在各种误差使得天线方向图的主波束方向产生偏差、宽度变窄以及零陷与副瓣抬高[2]等，导致数字阵列雷达对空间信号到达方向（Direction of Arrival， DOA）的估计产生较为严重的偏差，阵列的输出信干噪比（Signal-to-Interference plus Noise Ratio， SINR）降低。其中，数 字阵列阵元间不可避免的互耦误差给陣列信号处理带来的影响非常恶劣。对数字阵导引头来说，互耦误差将直接影响到测角算法对目标的定位以及后续的成像识别，因此在数字阵导引头的生产与日常维护中，对互耦误差的校正显得尤为重要。
作为互耦误差校正的关键，校正滤波器承担着对各个阵元互耦误差的校正作用。为解决滤波器阶数与硬件资源之间的矛盾，文献[3]通过理论推导与实验分析得出在均衡带宽内，叠加的固定相移对均衡效果没有影响。文献[4]设计了一系列对比性仿真分析，深入研究了影响均衡效果的原因，得出了均衡算法的最优应用设计，对工程应用具有理论参考价值。 文献[5]提出了一种基于傅里叶变换的通道均衡算法，通过实验发现该算法受到许多实际因素的影响导致算法性能的严重下降。文献[6]分析了逆傅里叶变换算法均衡性能不理想的原因，基于此提出在逆傅里叶变换之前先对频域抽样点进行优化设计的方法，使得均衡性能得到改善，同时其运算量也得到有效减少。文献[7]借鉴快速卷积的实现方法，提出了一种基于快速傅里叶变换（Fast Fourier Transform， FFT）的高速率均衡器实现方法，与时域方法相比，该方法在滤波器阶数大于32阶时能明显降低对乘法资源的损耗。
文献[8]提出了一种改进的离散傅里叶逆变换法（Inverse Discrete Fourier Transform，IDFT），成功地克服了带外噪声带来的影响。文献[9]为了克服带外噪声的影响，采用的是对带内幅度特性进行梯形扩展和对带内相位特性进行线性外推的方法。傅立叶变换法作为频域最小二乘拟合法的延伸，它最大的优点就是在工程上算法简单、易于实现，这也是多数数字阵列雷达均衡器设计实例选择该方法的原因。除了上述优点以外，对于傅立叶变换法而言，带外噪声会影响系数的截取，进而影响均衡器的设计与均衡结果，所以对于带外噪声的处理以及系数截取方式
这两方面仍需进一步研究。
根据上述研究，结合实际处理需求，本文采用分段卷积的方法对FIR（Finite Impulse Response）滤波器进行了优化设计，使其能够在滤波器输入为长序列时仍能实现快速计算。基于Xilinx Zynq-7000系列现场编程门阵列（Field-Programmable Gate Array， FPGA）板卡对FIR滤波器了进行硬件设计，利用测试文件对滤波器的功能进行了测试验证。最后利用实测数据对基于FIR滤波器的宽带互耦误差校正算法的校正效果进行了验证，实验结果表明本文设计的FIR滤波器能够满足系统对于误差校正的需求，也进一步验证了基于FIR滤波器的宽带互耦误差校正算法的有效性与实用性。
1 FIR滤波器的优化设计
1.1 FIR滤波器设计方案选择
随着数字技术的快速发展，现场可编程门阵列（FPGA）得到了迅速发展和普及，整个器件的集成度与功能的多样性以及器件可靠性都非常出色。目前基于FPGA的高速高阶FIR滤波器的设计主要有两种方式：分布式算法（Distributed Arithmetic， DA）以及快速傅里叶变换法。
1）分布式算法。
分布式算法是一种实现乘法与加法运算的算法。其主要原理如下：
一个FIR滤波器的时域表达形式为：
y （n）= ∑ N-1 n=0 h （n）× x （n）= h （0） x （0）+ h （1） x （1）+L+ h （N-1） x （n-1）
（1）
进一步假设 h （n）为已知常数，而 x （n）为输入变量。对于有符号DA系统中假设变量 x （n）的表达式为：
x （n）=-2B· x B（n）+∑ B-1 b=0 x b（n）·2b; x b（n）∈[0，1]
（2）
式中： x b（n）代表的是 x （n）的第b位， x （n）代表信号 x 的第n个采样。将式（2）代入式（1）可得：
y （n）=∑ N-1 n=0 h （n）· { -2B· x B（n）+∑ B-1 b=0 x b（n）·2b }
（3）
重新分别求和，可得：
y （n）= -2B·∑ N-1 n=0 h （n）· x B（n）+∑ B-1 b=0 2b·∑ N-1 n=0 h （n）· x b（n）
（4）
对于∑ B-1 b=0 2b·∑ N-1 n=0 h （n）· x b（n）的硬件实现，就是使用一个查找表（Look Up Table， LUT）实现映射，并提前设定程序的LUT接收一个N位输入向量：
x b（n）=[xb（0），xb（1），…，xb（N-1）]
（5）
输出为：
h （n）· x b（n）= [h（0）·xb（0），h（1）·xb（1），…，h（N-1）·xb（N-1）]
（6）
输出由相应的二次幂加权并累加，得到最终结果。
2）FFT法。
在频域实现FIR滤波器便是利用时域上的卷积等效于频域上相乘的原理。
y （n）= x （n） h （n）=IFFT{FFT[ x （n）]×FFT[ h （n）]}
（7）
在实际系统中，滤波器的输入序列为有限长序列。假设两个有限长序列 x （n）与 h （n）的长度分别为N与M，将两序列进行补零操作使得两序列长度均为L（L=N+M-1）：
x ′（n）= x （n）， 0≤n≤N-10， N≤n≤L-1
（8）
h ′（n）= h （n）， 0≤n≤M-10， M≤n≤L-1
（9）
獲得了两个长度为L的序列后，利用循环卷积代替线性卷积：
y L（n）= x （n） h （n）= y C（n）= x ′（n） h ′（n）
（10）
式中，与分别表示线性卷积与循环卷积。
利用FFT计算 y L（n）的步骤为：
1）对 x ′（n）做L点DFT得到 X ′（k）;
2）对 h ′（n）做L点DFT得到 H ′（k）;
3）计算 Y （k）= X ′（k） H ′（k）;
4）对 Y （k）做L点IDFT得到 y L（n）。
3）方案比较分析。
数字阵导引头系统各阵元通道接收数据带宽较宽，基带信号采样率较高，数字正交解调后的I/Q两路信号的数据量较大，因此对于滤波器的处理速度有较高的要求。除此之外，为了保证信号校正的精度，需要设计较高阶数的滤波器进行校正。综上所述，校正滤波器对于阶数与处理速度均有较高的要求。
基于FFT的FIR滤波器的频域方法与时域方法相比减少了大量的运算量，并且滤波阶数越高其速度提高得更为明显。与基于分布式算法的FIR滤波器相比，同等阶数下基于FFT的FIR滤波器的处理速度更快，但资源消耗得更多。随着未来数字技术的发展，硬件资源的集成度将越来越高，同等阶数下基于FFT的FIR滤波器在处理速度上将越来越占有优势[10]。
综上所述，选择基于FFT的FIR滤波器作为数字阵导引头校正滤波器的设计方案。
2 基于分段卷积的FIR滤波器优化设计
在实际数字阵导引头互耦误差校正中，通常滤波器处理的序列 x （n）的序列长度较长。如果利用有限长序列进行卷积处理，快速傅里叶变换（FFT）与快速傅里叶逆变换（Inverse Fast Fourier Transform，IFFT）点数会很大，给硬件造成较大的负担;并且硬件的处理能力有限，并不能完成对于过长序列的FFT与IFFT;除此之外， h （n）还需要补较多的零。因此使用分段卷积的方式进行处理。
分段卷积是将 x （n）分成与 h （n）点数相仿的序列，分别使用FFT的方法得到每段的卷积结果，然后按一定的方式将序列接合在一起以最终得到总的输出序列。分段卷积主要有两种方法：重叠相加法与重叠保留法。
2.1 设计方法分析
1）重叠相加法。
重叠相加法需要将 x （n）分为若干个点数为N的序列 x m（n），并且将序列 x m（n）与M点序列 h （n）补零至点数为N+M-1，再进行 N+M-1点的FFT。通过观察，各分段卷积结果有重叠，需将重叠的部分相加得到最终的结果。整个方法需要对 x m（n）与 h （n）均进行补零，且FFT的点数较多，在实际FPGA实现中浪费了较多时间在补零上[11]。
2）重叠保留法。
重叠保留法需要将 x （n）分成若干个点数为N的序列 x m（n），保证前后两个序列有M-1个点是重叠的，将 h （n）补零至点数为N，并对两序列进行M点FFT。最后保留各段卷积后结果的后 N+M-1个样本，构成最终的序列。重叠保留法与重叠相加法的本质结果是相同的，但是重叠保留法的运算过程不需要对输入序列进行过多的补零操作，并且序列 h （n）可以提前进行补零以及FFT操作进而存入ROM中，因此选择重叠保留法进行分段卷积。
2.2 基于重叠保留法的校正滤波器优化设计
重叠保留法的具体原理如下：首先将 x （n）进行分段，使前后两序列中有M-1个点的重叠部分， x m（n）表示将 x （n）分段后的第m部分：
x m（n）= x （n+m（N-M+1））; 0≤n≤N-1
（11）
其长度为N，此时M≤N。对 h （n）进行补零操作得到 h ′（n），使得序列长度为M。利用循环卷积得到序列 h ′（n）与 x m（n）的卷积结果：
y ′m（n）= x m（n） h ′（n）
（12）
舍弃 y ′m（n）的前M-1个样本，保留剩下的N+M-1个样本，得到：
y m（n）=
0， 0≤n≤M-2
y ′m（n）， M-1≤n≤N-1
（13）
将 y m（n）拼接起来，得到 x （n）与 h （n）的线性卷积 y L（n）。
由上可知，单线程的卷积使得整个信号处理的效率较低，难以实现整个模块的快速操作，并且重叠保留法需要对长序列进行特殊的分段。因此结合实际设计一种基于重叠保留法的校正滤波器。具体步骤如下：
1）确定滤波器 h （n）的阶数为M，即序列长度为M，针对输入的数据序列 x （n），对其进行延时M个周期得到 x （n-M+1）;
2）对 x （n）与 x （n-M+1）两序列进行均匀分段得到 x m（n）与 x m（n-M+1），每段长度为N点满足N=2（M-1）且N为2的乘幂;对两序列分别做FFT，得到 X ′m（k）与 X ″m（k）（k=0，1，…，N-1）;
3）对 h （n）进行补零操作得到 h ′（n），其点数为N，做FFT得到 H ′（k）;
4）分别将 X ′m（k）与 X ″m（k）于 H ′（k）做乘积，继而做IFFT，得到N点的序列 y ′m（n）与 y ″m（n）;
5）分别取 X ′m（k）的与 X ″m（k）的后M-1个点，拼接成完整的N点的输出序列 y L（n）。
通過对上述步骤分析可知， x （n）延时后得到 x （n-M+1），两序列再进行分段，此时两序列之间相差M-1个时钟。在实际FPGA中，数据是按时钟输入的，所以 x m（n）与 x m+1（n）之间相差M-1个时钟。对于重叠保留法，每个子序列经过循环卷积舍弃前M-1个数据，并保留剩余M-1个数据作为最终线性卷积的结果。当 x m（n）与 x m（n-M+1）两序列同时输入进行FFT与IFFT后，分别经过重叠保留的操作，再进行拼接得到的序列等于常规方法中前两个序列重叠保留后的序列。
两路数据并行处理相比一路数据处理来说大大缩短了数据处理的时间，两路输出可以无缝拼接为完整的输出，不需要浪费多余的RAM对输出数据进行延时拼接，并且该设计流程能够充分发挥FPGA中FFT IP核Pipelined Streaming I/O结构在数据处理上的优势[12]，再加上分段卷积的方式在高阶高速校正滤波器上比其他方式拥有明显优势，所以这一优化设计能够较好地满足校正滤波器的设计需求。
3 基于FPGA的FIR滤波器设计与实现
3.1 校正滤波器总体设计框架
本节基于Xilinx Zynq-7000系列 XA7Z020CLG484设计一款64阶FIR滤波器[13-14]。根据2.2节中所提的设计方法，首先将信号分为两路并对其中一路信号进行延时63周期，将输入数据进行分段，每段长度均为128点，分别做FFT，得到对应的频域输出;其次从ROM中读取提前存入的滤波器系数，并将两路频域输出与存储在ROM中的FIR滤波器频域数据进行相乘（乘法器输出也是用过流水实现的）;经过上述两步后经过IFFT处理模块，只保留原始输出信号的后63点与延时后输出信号的65点，共同组成最终输出的128点，得到完整的线性卷积结果，进而可以实现待校正数据在校正滤波器中的流水线操作。具体设计如图3所示。
其中：
data_delay模块：通过调用RAM IP核实现对输入数据x_data的读写，进而对x_data进行延时处理;
fft_top_xfft模块：通过调用FFT IP核实现对输入数据x_data的FFT;
fft_top_x63fft模块：通过调用FFT IP核实现对输入数据x_63data的FFT;
fft_result_multiple模块：调用事先存入ROM的hfft_real_data与hfft_imag_data，并且通过调用Complex Multiplier IP核，实现对数据的频域相乘;
fft_top_xifft模块：通过调用FFT IP核实现对xfftXhfft_data_imag与xfftXhfft_data_real的IFFT;
fft_top_x63ifft模块：通过调用FFT IP核实现对x63fftXhfft_data_imag与x63fftXhfft_data_real的IFFT;
chongdie_out模块：通过调用RAM IP核实现对数据的缓存，进而实现对输出序列的保留与拼接。
3.2 FFT/IFFT模块设计
该设计利用Xilinx FFT IP核实现各模块的FFT/IFFT功能，FFT IP核可以支持点数较大的FFT运算，FFT内核可以实现N点DFT或IDFT计算，其中N=2m（m=3，4，…，16）。FFT内核有四种可选择的结构：Pipelined Streaming I/O、Radix-4 Burst I/O、Radix-2 Burst I/O以及Radix-2 Lite Burst I/O，其中Pipelined Streaming I/O结构允许连续对输入数据进行变换。
本设计的四个模块中128点的FFT/IFFT均采用Pipelined Streaming I/O结构实现。Pipelined Streaming I/O结构利用多个基2蝶形运算处理单元级联的方式实现对连续数据的处理。每个处理单元都有自己的存储模块用于存储输入数据和中间运算数据（如图4所示）。FFT IP核可以在执行当前帧数据运算的同时读取下一帧的数据，并输出上一帧数据运算的结果。这种架构也可以单独计算一帧的数据或者计算间断的数据输入。输入数据是以顺序的方式输入到FFT IP核中，而数据输出可采用顺序输出或者是倒序输出。在选择顺序输出的时候，会占用更多的存储器资源[15]。根据上述分析对Xilinx FFT IP核进行配置，如图5所示。
上述四个模块中，fft_top_xfft与fft_top_x63fft模块实现的是对输入数据的FFT，而fft_top_xifft与fft_top_x63ifft实现的是对输入数据的IFFT，在FFT IP核的配置过程中，利用模块中的输入fft_or_ifft对FFT IP核进行配置实现响应的功能。
3.3 频域相乘模块设计
在整个结构中fft_result_multiple模块的作用是从滤波器系数存储器中读取滤波器系数并与FFT的输出相乘，得到频域相乘的结果。频域相乘模块包括地址控制单元与复数乘法器两部分。其中核心复数乘法器主要利用了Xilinx中的Complex Multiplier IP核实现复数的相乘的功能，具体IP核的配置如图6所示。
3.4 存储模块设计
在整体设计中，存储器模块的主要作用是利用ROM存储滤波器系数和利用RAM实现了对输入数据的延时以及利用RAM完成数据的缓存以及读取进而实现两路输出数据的重叠保留。
存储器模块是采用XA7Z020CLG484片内的嵌入式Block
RAM模块组成的单口RAM存储器。本设计采用Xilinx提供
的Block Memory Generator IP核对存储器模块进行设计。其
中data_delay模块、fft_result_multiple模块和chongdie_out模
块的设计指标如表1所示。
3.5 仿真验证及分析
为进一步验证FIR滤波器的设计效果，本节基于上述设计的滤波器，设计了测试文件对滤波器的滤波效果进行测试，测试文件内部结构如图7所示。测试文件利用DDS Complier IP核构成两个模块dds_signal1和dds_signal2分别生成10MHz与80MHz的单频信号，信号采样频率为640MHz，然后将两路信号合成一路作为输入送入设计的FIR滤波器top模块中。在此基础上，利用Matlab中Filter Designer生成64阶截止频率为64MHz的低通滤波器，并将滤波器系数存入hfft_imag和hfft_real中。最后在VIVADO软件中利用测试文件进行功能测试。
测试结果表明所设计的滤波器可以将输入数据的高频部分剔除出去，只保留低频部分的单频信号。在64MHz工作时钟下，FIR滤波器完成运算只需要1ms左右，可以满足对滤波器速度的要求。
对于该设计，通过编译得到资源占用情况如图8所示。
为了比较本文算法与传统分布式算法在硬件资源的消耗上的差别，同样在Xilinx ZYNQ-7000芯片上实现64阶滤波器，对比分析结果如表2所示。
分析表2可知，基于分段卷积的并行算法与传统分布式算法相比，其寄存器、LUT（Look-Up-Table）和DSP（Digital Signal Processor）等资源占用率都得到明显降低，这是由于采用了分段卷积的方法实现高阶FIR滤波器可以有效减少运算部件的数量。
4 校正效果测试
4.1 实验设计
本文针对校正滤波器阶数较高、处理序列较长的特点，采用第2章中的设计方法对FIR滤波器进行设计。为了进一步验证校正滤波器对于误差校正的效果，利用八阵元数字阵列接收系统实验平台得到各通道的頻域特性，进而对校正滤波器的校正效果进行验证。由于阵列接收到的采样信号中包括多种误差的影响，其中最主要的便是幅相误差与互耦误差。为了验证宽带互耦误差校正方法的性能以及本文设计的FIR滤波器的校正效果，利用文献[6]中的宽带幅相误差校正方法对阵列接收数据幅相误差进行了校正。经过宽带幅相误差校正后的数据中主要包含互耦误差，进而消除了幅相误差对实验的影响。
本文利用八阵元数字阵列接收系统实验平台，通过该平台获取实验数据验证校正滤波器的校正效果。平台框架如图9所示。该系统的接收天线为八阵元均匀线阵，接收天线可工作频段为0.6～3.0GHz，具有窄带和宽带两种模式，窄带瞬时带宽为8MHz，宽带瞬时带宽为500MHz。数字接收组件由高速ADC（Analog-to-Digital-Converter）、高性能FPGA组成。
具体实验步骤如下：
1）将实验系统调整为校正模式，利用暗室中设置的信号源生成带宽为500MHz、中心频点为2.7GHz的线性调频信号射向阵列，进而得到各通道频率响应;
2）利用宽带幅相误差校正方法对阵列各通道频率响应进行幅相误差校正进而得到仅含有互耦误差的阵列接收数据;
3）利用互耦误差校正算法得到校正滤波器矩阵，该矩阵由64个滤波器组成;
4）在得到了滤波器系数的基础上，将滤波器系数存入ROM中，利用FPGA分别对各个滤波器进行设计与实现;
5）将各通道接收数据输入相应滤波器中得到输出数据，并将对应通道的输出数据进行相加，最终得到校正后的完整通道频率特性。
4.2 实验结果与分析
为了便于观察宽带互耦误差校正方法的校正效果，本文以第一通道为参考，给出了其他通道相对于第一通道的幅度差与相位差。
由图10可知，未对互耦误差进行校正时，幅度起伏可达到8.4dB，各通道的相位特性随频率非线性变化，经过宽带幅相误差校正后的数据一致性较好;但是受互耦误差的影响，各通道特性存在较明显抖动。经过处理后，幅度起伏降低至3.5dB以下，各通道相位基本呈线性变化。由此可见，宽带互耦误差校正算法是有效的。
为了定量地描述阵列各通道间的一致性，定义第i个通道的失配特性为：
Di（f）= Ci（f） Cref（f） =ai（f）exp（ji（f））
（14）
式中，Ci（f）和Cref（f）分别为第i个通道和参考通道的频率响应。
幅度失配均方根和相位失配均方根定义如下：
Δai= 1 B ∫B/2-B/2 ai（f）- i（f） 2df
（15）
Δi= 1 B ∫B/2-B/2 i（f）- i（f） 2df
（16）
其中：B为带宽， i（f）和 i（f）分别表示理想条件下的幅频与相频特性。
以第一通道为参考，各通道的幅度与相位失配均方根如表3所示。未校正时，最大幅度失配达到了2.5dB，最大相位失配达0.32rad，并且各通道之间的幅相失配差异较大;经过基于FIR滤波器的宽带互耦误差校正方法校正后，幅度失配均方根小于1dB，相位失配均方根小于0.1rad。这充分说明了本文方法对于互耦误差校正的有效性。
5 结语
为了进一步将理论算法应用于实际工程中，本文设计了一种基于分段卷积的高速高阶FIR滤波器。首先分析了基于分布式算法与基于FFT法的FIR滤波器的设计方案，并比较了它们的优缺点，发现基于FFT法的FIR滤波器频域设计方案更适合系统对滤波器高速高阶的需求;然后结合实际处理需求，基于分段卷积的方法对FIR滤波器进行了优化设计，使其能够在滤波器输入为长序列时仍能实现快速计算;基于Xilinx Zynq-7000系列FPGA板卡对FIR滤波器进行设计，利用测试文件对滤波器的功能进行了测试验证，并利用实测数据对基于FIR滤波器的宽带互耦误差校正算法的校正效果进行了验证，实验结果表明本文设计的FIR滤波器能够满足系统对于误差校正的需求，也进一步验证了基于FIR滤波器的宽带互耦误差校正算法的有效性与实用性。
参考文献
[1] 陈曾平，张月，鲍庆龙.数字阵列雷达及其关键技术进展[J].国防科技大学学报，2010，32（6）：1-7. （CHEN Z P， ZHANG Y， BAO Q L. Advance in digital array radar and its key technologies [J]. Journal of National University of Defense Technology， 2010， 32（6）：1-7.）
[2] 李卫星，张月，陈曾平.一种宽带阵列幅相与互耦误差联合校正算法[J].航空学报，2016，37（3）：1025-1035. （LI W X， ZHANG Y， CHEN Z P. Wideband calibration algorithm for amplitude-phase and mutual coupling errors [J]. Acta Aeronautica et Astronautica Sinica， 2016， 37（3）：1025-1035.）
[3] 彭小亮，李荣锋.固定相移对自适应通道均衡性能影响的分析[J].空军预警学院学报，2004，18（2）：11-13. （PENG X L， LI R F. Analysis of effect of constant phase-shifting on adaptive channel equalization performance [J]. Journal of Air Force Radar Academy， 2004， 18（2）： 11-13.）
[4] 杨虔静.数字阵列雷达自适应通道均衡算法研究[D].西安：西安電子科技大学，2011：47-53. （YANG Q J. Research on adaptive channel equalization algorithm for digital array radar [D]. Xian： Xidian University， 2011： 47-53.）
[5] 王峰，傅有光，孟兵.基于傅里叶变换的雷达通道均衡算法性能分析及改进[J].电子学报，2006，34（9）：1677-1680. （WANG F， FU Y G， MENG B. Performance analysis and improvement of the equalization algorithm based on Fourier transform for radar channel [J]. Acta Electronica Sinica， 2006， 34（9）：1677-1680.）
[6] 徐明灿.一种改进的雷达通道均衡算法[J]. 科技视界，2012（2）：69-72. （XU M C. An improved algorithm of the radar channel equalization [J]. Science & Technology View， 2012（2）： 97-98.）
[7] 贾可新，柳桃荣，刘振华.一种宽带阵列通道均衡器设计[J].航天电子对抗，2013，29（6）：62-64. （JIA K X， LIU T R， LIU Z H. A design of wideband array channel equalizer [J]. Aerospace Electronic Warfare， 2013， 29（6）： 62-64.）
[8] 袁上策，何子述.改进的多通道系统频域信道均衡算法[J].雷达科学与技术，2014， 12（5）：517-521. （YUAN S C， HE Z S. An improved frequency-domain equalization algorithm in multi-channel system [J]. Radar Science & Technology， 2014， 12（5）： 517-521.）
[9] 张月，鲍庆龙，杨剑，等.宽带数字阵列雷达通道均衡方法的设计与实现[J].信号处理，2010，26（3）：453-457. （ZHANG Y， BAO Q L， YANG J， et al. Design and Implementation of channel equalization method for wideband digital array radar [J]. Signal Processing， 2010， 26（3）： 453-457.）
[10] 王宇峰.基于FFT的快速卷积算法的FPGA实现[D].哈尔滨：哈尔滨工业大学，2011：11-17. （WANG Y F. FPGA implementation of FFT-based fast convolution algorithm[D]. Harbin： Harbin Institute of Technology， 2011： 11-17.）
[11] 王法栋，刘宇.高阶数字滤波器分布式算法结构比较[J].声学技术，2009，28（3）：307-311. （WANG F D， LIU Y. Comparison between distributed arithmetic architectures of high-order digital filters [J]. Technical Acoustics， 2009， 28（3）： 307-311.）
[12] 李大习.基于FPGA的可配置FFT IP核实现研究[J].电子科技，2014， 27（6）：46-49， 53. （LI D X. Research on and implementation of reconfigurable FFT IP core based on FPGA [J]. Electronic Science & Technology， 2014， 27（6）： 46-49， 53.）
[13] 張震. 基于FPGA的通用型FIR数字滤波器的研究与设计[J]. 软件， 2015， 36（6）：125-128. （ZHANG Z. Research and design of universal FIR digital filter based on FPGA[J]. Computer Engineering & Software， 2015， 36（6）： 125-128.）
[14] 卢雍卿， 李剑文， 许雯雯. 基于FPGA的数字滤波器设计与仿真[J]. 软件导刊， 2017， 16（2）： 85-88. （LU Y Q， LI J W， XU W W. Design and simulation of digital filter based on FPGA [J]. Software Guide， 2017， 16（2）： 85-88.）
[15] 钱慧玲，左明鑫，黄红星，等.基于FPGA的数字滤波器设计[J].大众科技，2010（10）：65-66. （QIAN H L， ZUO M X， HUANG H X， et al. Digital filter design based on FPGA [J]. Dazhong Keji， 2010（10）： 65-66.）
作者：姚志成 吴智慧 杨剑 张盛魁