芯片设计范文

芯片设计范文（精选11篇）

芯片设计 第1篇

1 引言

混频器是超外差接收机中的关键器件, 其主要功能是将信号从一个频率转换到另一个频率, 使信号放大、滤波、检测和传输等其他功能电炉的工作更加有效。常用的混频器形式是无源二极管混频器和有源FET混频器, 其中有源混频器具有变频正增益、端口隔离度高、本振驱动要求低等特点。有源混频器存在多种结构, 单端FET混频器、单平衡FET混频器、双平衡FET混频器、电阻性FET混频器等。

本文所设计的微波单片集成电路采用的Gilbert结构混频器属于双平衡FET混频器, 在研制的过程中结合工程应用的需求, 综合考虑各项性能指标, 优化设计了C波段有源下变频其。最终芯片尺寸为3mm×1.4mm。测试指标为, 变频增益14d B、噪声系数14d B、输出1d B压缩点7d Bm、LO/IF、RF/IF、RF/LO隔离度大于32d B。

2 电路原理

根据芯片功能结构划分了低噪声放大器 (LNA) 、混频器 (Mixer) 、中频输出放大器 (VGA) 、本振驱动放大器 (DA) 等电路单元, 对这些电路单元做了初步设计与仿真, 评估了0.25um PHEMT工艺下这些模块能实现的性能指标, 在Agilent ADS平台上进行系统链路预算分析与模块指标划分;再根据相应的指标要求对模块电路进行设计与仿真, 满足指标要求后再进行系统级联仿真, 对不满足要求的指标进行分析, 对相应的模块进行调整设计。

芯片内的变频单元采用双平衡结构。双平衡混频器主要有无源双平衡和有源Gilbert双平衡两种, 其拓扑结构如图1所示。

图2给出的是无源双平衡混频器的电路结构, 其线性度较好, 但其噪声系数较差, 存在变频损耗, 对本振功率要求很高, 若采用该结构, 则LNA电路需要采用多级结构以获得较大的增益, 来抑制混频器的噪声, 同时由于芯片本振端口的接口功率比较低, 需要增加本振Buffer的增益, 使得电路结构比较复杂。因此无源混频器不适合本项目的设计。

图2 (b) 给出的是双平衡Gilbert单元。在该结构中, LO驱动的开关电路 (M1~M4) 对跨导级电路 (M1~M2) 形成的射频电流混频器主要的非线性源。

Gilbert单元是使用最为广泛的有源混频器, 其结构简单易于在多个指标之间做权衡, 针对噪声系数、增益和线性度等指标, 可以采用多种方法进行局部优化设计。如对跨导管采用分段线性化技术和源级负反馈技术可以提高混频器的线性度;采用电流注入技术可以在保持线性度的基础上减小开关管的噪声贡献以对混频器的噪声系数进行优化。

由于其双平衡结构, 可以实现较好的LO-IF隔离, 同时RF信号在输出端加倍。进行开关调制, 实现混频功能;理想的开关电路工作状态等效为四个电子开关, 负载电路把混频中产生的中频电流转化为电压信号, 一般由电阻电容或者电感构成。在Gilbert电路中, 开关管的闪烁噪声和输出

理想的双平衡混频器消除了奇次谐波分量, 提升了线性度和变频效率。在本文混频器结构中, 将单平衡混频器种的线性化放大应用到Gilbert双平衡中, 用一个阻性网络代替尾电流源, 稳定电流。其转换增益与单平衡一致。

3 仿真结果

本文设计的有源混频器, 设计工作频带为5.3~5.9GHz。利用Agilent ADS软件Moment平面电磁场仿真软件对所设计的有源变频器进行了电磁场仿真, 得到了变频增益、端口回波损耗和噪声系数等指标结果, 如图5、图6所示。

4 实测结果

芯片采用PH25工艺流片, 尺寸3mm×1.4mm, 利用Cascade探针台和射频测试系统对MPW芯片进行测试评估, 如图7所示。

测试系统框图如图8所示。

利用两个信号源分别提供射频和本振信号, 设置本振功率为0d Bm, 图9~图12给出了具体的测试曲线。

从测试结果可以看出, 该混频器在5.3~5.9GHz频段内变频增益18d B±0.5d B, 输出1d B压缩点功率大于7d Bm, 中频带宽1~1.5GHz, 噪声系数小于14d B。射频端口驻波比在4~7GHz内小于2。射频到本振的隔离度大于45d B, 射频到中频的隔离度大于32d B, 本振到中频的隔离度大于35d B。

5 结束语

本文采用PH25工艺研制了一款有源双平衡混频器, 经实际测试达到了一定的性能, 并与仿真结果有较好的一致性。可以应用于该频段的各种通信和雷达接收机中。

参考文献

[1]文光俊.单片射频微波集成电路技术与设计.北京:电子工业出版社, 2007.

[2]王维波.C波段pHEMT单片Gilbert混频器.固体电子学研究与进展.Vol 27, No.2May, 2007.

芯片设计 第2篇

2844芯片散热问题，目前得到的温升是比较理想的，从温升40度直降到36.5度，这样就很好地解决了温升问题。

1、2844芯片设计电路图：

2、TOP设计布线

设计要点：要保证2844 芯片本体中间有8个过孔，芯片的接地（N）引脚有2个过孔，走线与PIN同宽，其它尽量宽。

3、BOTTOM设计布线

设计要点：尽量保证下层铜皮宽度覆盖芯片的管脚，通过多个过孔，保证表层更好散热。

4、第二层N网络布线

设计要点：由于N网络在第二层是大面积的，需要多打几个过孔到外层散热，其它网路尽量引线出来再打孔，保证2844芯片本体下有完整的铜箔。

5、整体的布线

设计要点：尽量在离芯片 4MM处放置阻容零件，方便把芯片其他网络的引线拉出处理，保证了周边阻容的就近放置，也使芯片的散热铜皮加大。

设计经验结论：

A、散热的铜皮设计优先要布在外层，因为散热远好于内层，即使空间很紧，只有2-3mm的宽度，散热铜箔也要尽量平均布在外层，同时再增加内层铜皮。B、由于2844 芯片周边需要布阻容，大概在4 MM左右的距离布器件，即能满足阻容就近放置，也能满足散热铜箔面积大。C、2844 芯片的本体中心打上8个过孔，其它有空间尽量多打几个，更有助散热

二、附加设计文件

实时时钟芯片重要模块设计与分析 第3篇

目前的电子设计领域中,实时时钟电路被广泛应用于各种电子设备,用来提供精确的时间信息。实时时钟电路可以对年、月、日、星期、时、分和秒计时,而且具有闰年补偿功能。随着现代化产品对精度需求的日益提高,当今社会迫切需要一款高精度,低功耗,低成本的实时时钟芯片。本文提出的实时时钟电路不仅具备基本的计时功能而且还具有电源管理功能,能够实现主电源与备用电源无缝切换,主电源正常供电情况下,同时给备用电源充电,主电源掉电情况下,备用电源能够保证电路守时的准确性。同时,电路内部还集成了大容量的EEPROM,用于保存一些重要补偿数据。电路依靠I2C总线与外界通信,传输速率最高为400 kb/s。且实时时钟电路以“温度传感器+A/D+EEPROM+D/A”的补偿架构,采用微小调节法使实时时钟电路可在-40℃~+85℃温度范围下,实现±3.5 ppm的高精度守时,且守时模式小于3μA的低功耗指标,确保了实时时钟电路低功耗、高精度的技术指标要求。

1 电路工作原理

实时时钟电路采用“温度传感器+A/D+EEPROM+D/A”补偿架构,3.3 V/3 V双电压供电,内含温度传感器、模数转换电路(ADC)、EEPROM、数模转换电路(DAC)、晶体振荡电路、实时时钟产生模块、电源管理模块、补偿控制模块等主要功能模块。电路基本结构如图1所示。

实时时钟电路通过温度传感器采集外界温度,将当前温度值转换为电信号,经A/D后转化为数字值,作为内置EEPROM的地址信号,读出EEPROM中对应当前温度的晶体振荡的补偿值,再经D/A转化为模拟值来控制振荡电路。同时,通过补偿控制模块和实时时钟产生模块协同工作,完成满足实时时钟电路设计要求的高精度方波以及待机守时要求。补偿控制模块以1PPS_IN信号间隔为基准,对32.768 k Hz时钟计数,以检测出该时钟的频率快慢,同时,以1PPS_IN信号的上升沿为起始,用10 MHz时钟计数,检测32.768 k Hz时钟与1PPS_IN信号的相位差,频差与相差一起计算得出需要调整的补偿电压,输出到补偿电路对32.768 k Hz振荡器进行校准,循环操作直至达到总的频率与相差不超过1个10 MHz时钟周期。

通过拟合算法驯服晶体,提高可测试性和可维护性设计。实时时钟电路可配置不同的工作模式,芯片工作方式灵活,满足低功耗要求。另外实时时钟电路处于正常工作模式下还能通过外部基准1PPS信号进行同步和校准,进一步保证了守时的准确度。

2 主要功能单元设计

2.1 高精度的补偿算法

根据守时指标要求,32.768 k Hz振荡器需要达到0.1 ppm高精度指标,但是32.768 k Hz晶体在-40℃~+85℃温度变化的频率偏移高达120 ppm,所以设计驯服32.768 k Hz晶体的方法,使其在-40℃~+85℃范围内都能保持精准输出成为最大的研制难点。

2.1.1 高精度方案

实时时钟电路采用电压型R-2R梯形网络结构设计12位D/A转换器,将与某一温度匹配的电压数字量转换成实际的模拟电压值,并通过电阻接到变容二极管的负极端,起到抵消晶体随温度变化而频率漂移的目的。这种设计的优点是频率调节是连续的,振荡器相位噪声比较好。

为了减少温度补偿的调整时间,采用可变温度步长的方式进行采样,再用多次函数拟合来求得连续温度点对应的电压补偿值,将得到的值写入芯片内部EEPROM中,根据已有的时钟控制电路测试结果,在-40℃~+85℃的温度范围内,频率稳定度可以完全达到±2 ppm甚至更高的精度。

2.1.2 高精度微调设计

针对电路高精度守时要求和晶体在使用过程的老化漂移,设计保持电路高精度守时的微小调节方案:微调补偿算法模块以1PPS_IN信号间隔为基准,对32.768 k Hz时钟计数,以检测出该时钟的频率快慢;同时,以1PPS_IN信号的上升沿为起始,用10 MHz时钟计数,检测32.768 k Hz时钟与1PPS_IN信号的相位差;频差与相差一起计算,得出需要增加的补偿电压,输出到补偿电路对32.768 k Hz振荡器进行校准,循环操作直至达到总的频率与相差不超过1个10 MHz时钟周期,即进入锁定状态,达到锁定状态且确认状态稳定后,将稳定状态的补偿信息存储起来,这样以达到电路高精度的守时要求。频率与相位检测算法原理如图2所示。

2.2 数模转换电路(DAC)设计

2.2.1 DAC的结构和电路设计

实时时钟电路基于0.18μm CMOS工艺,采用电压型R-2R梯形网络结构设计了一种12位D/A转换器。12 bit DAC的放大电路图如图3所示,共由1 024个电阻构成1024个参考电压,bit0~bit11控制开关的导通与闭合,从而控制输出电压的大小。

2.2.2 电路仿真

图4是实时时钟电路DA的仿真波形。积分线性误差(INL)和微分线性误差(DNL)设计要求分别为1/2 LSB和1 LSB。INL和DNL是DAC的2个主要参数,分别反映转换精度和转换有无失码。

图4表示输入数字代码从0~4 096(212),DAC的输出为2.5~0 V,即DAC的满量程输出范围是0~2.5 V。由于采用R-2R梯形电阻网络,通过开关控制电阻的导通与关断,因此,开关过程会产生一定的电荷注入和时钟馈通效应,所以图中会有一些毛刺,本电路通过伪开关设计技术,使得毛刺得到减小。

2.3 模数转换电路(ADC)设计

实时时钟电路采用逐次逼近模数转换电路(SARADC)信号首先在采样/保持中采集并被保持,被送到比较器的一端与DAC的基准电压(VDAC)进行比较,比较器输出比较结果,逐次逼近逻辑根据比较器输出产生下一个逻辑,并送往DAC新的电压基准。反复这样的过程直到转化结束。

2.3.1 控制电路设计

为了使逐次逼近ADC在2.5 V下达到12位,速度达到1 MS/s,要求比较器能够分辨0.3 m V电压,速度在13 MHz以上。控制电路除了根据比较器的输出控制D/A转换器完成逐次逼近过程外,还需要控制比较器进行失调校准、复位、比较、锁存,以及根据片选信号的长短,控制整个逐次逼近A/D转换器正常工作或者进入下电(power down)模式。在下电模式下,控制电路关断所有模拟电路,同时,关断大部分数字电路的时钟信号,使整个逐次逼近A/D转换器的功耗降到极低。

控制电路采用自顶向下的方法,分模块设计完成,使用VHDL语言描述,Synopsys Design Compiler综合,Cadence Encounter完成布局布线。SARADC系统框图如图5所示。

2.3.2 电路仿真

实时时钟电路中ADC采用混合方式0.18μm CMOS工艺设计制造。该版图布局按照模拟、电容、数字的顺序将比较器、D/A转换器和控制电路依次摆放,以减小数字部分的干扰。整体版图面积为1 000μm×1 000μm。图6为A/D的信噪比仿真结果,输出频率为500 k Hz,信噪比为70 d B,达到预期要求。由于电路采用逐次逼近结构,因此实际电路工作速率远高于信号频率,所以在频谱范围内没有看到时钟分量。

2.4 低功耗设计

实时时钟电路除了采用常用的集成电路设计方法降低各模块功耗外,还根据电路的工作特点设计了间隙工作低功耗方法。信息采集和数据转换模块采用间隙工作的模式来工作,工作时对这些模块供电,间隙时停止对这些模块供电。在电路正常工作过程中各模块按照正常工作频率输出各自结果,当电路进入守时模式时,各模块降低工作频率,较长时间产生结果,从而有效降低平均工作电流。以A/D模块为例,按照以往设计A/D功耗的经验,其电流大约为5 m A,降低工作频率后平均电流为5μA,这样就大大降低了待机守时模式的电流消耗。

当进入待机守时模式后,不需要对电路进行1 PPS矫正,所以补偿控制模块、通信模块就可以完全停止工作,这两个模块的电流也就近似降低到0了。

进入待机守时模式后,D/A、晶体振荡模块和实时时钟产生模块需要正常工作,所以在电路设计时,减少这3块电路的电流变得非常重要,实时时钟电路中,晶体振荡模块工作电流<3μA,实时时钟产生模块小于1μA,D/A<35μA,降低工作频率后,A/D功耗<5μA,这样守时模式时整个电路电流消耗可以控制在75μA之内。

3 结束语

对实时时钟芯片设计中的重要模块进行了电路设计和仿真分析,最终选取0.18μm CMOS的EEP-ROM工艺,并经过反复的线路及版图优化,在保证功能实现的同时,实现了±0.3 s/月(-40℃~+85℃)的守时精度和微安级的低功耗目标,并创新性地提出了动态温度跟踪方法,进一步提高电路守时精度。

参考文献

[1]王佳斌.温补晶振的一种实现方法[D].武汉:武汉大学出版社,2007:376-378.

[2]张萍.CMOS集成温度传感器的研究与设计[D].西安:西安电子科技大学,2009:2-8.

[3]李根岱.可校准实时时钟芯片的研究和设计[D].武汉:华中科技大学,2007:10-25.

[4]SJT-11256-2001,有质量评定的石英晶体振荡器-总规范[S],2001.

[5]张军.基于CMOS工艺的10位逐次逼近型模数转换器设计[D].西安:西安电子科技大学,2008:15-17.

[6]邓乾中.自校准实时时钟RTC的研究和设计[D].武汉:华中科技大学,2008:11-23.

[7]邹振杰,陈明辉,曲明.一种4 bit相位量化ADC电路分析[J].无线电通信技术,2011,37(6):40-42,49.

[8]王鑫.用于温补晶振系统的12位逐次逼近型ADC设计与仿真[D].成都:电子科技大学,2009:35-40.

[9]周永川,马迅.一种实时钟电路自我修正的方法[J].无线电工程,2015,45(11):33-36.

[10]曾劲.内嵌电源管理的实时时钟芯片的研究与设计[D].武汉:华中科技大学,2007:17-21.

[11]周雪娟,董立桥.一种产生高精度动态时钟的新方法[J].无线电工程,2011,41(11):37-39.

芯片设计 第4篇

T5557芯片的FSK调制方式有FSK1、FSK2、FSK1a和FSK2a四种，其参数列于表2。一个典型的FSK调制波形如图5所示。

表2T5557的FSK调制（fc为载波频率）

模式数据0的频率f0数据1的频率f1FSK1fc/5fc/8FSK2fc/10fc/8FSK1afc/8fc/5FSK2afc/8fc/10

4．2FSK读写器

芯片设计 第5篇

IBM公司的半导体研究开发中心主任Gary Patton在加利福尼亚州圣克拉拉召开的2012年通用平台技术论坛大会（CPTF 2012）上发表了主题演讲，他说：“这是终极的全耗尽器件。不是只在两面或三面上有栅极——它完全把硅纳米线器件封装起来。”

好几代工艺以来，传统的普通的平面晶体管（扁平晶体管）用在芯片中，只是现在才被三维鳍式场效应晶体管（FinFET）所取代——英特尔称之为“三栅极”（Tri-Gate）。CPTF 2012有相当一部分的内容用于讨论通用平台技术论坛的主要成员（IBM、三星和GlobalFoundries）在FinFET方面的计划，但是下一代硅纳米线技术同样得到了大家的关注。

IBM的半导体技术研究主任Mukesh Khare在CPTF的一场会议上介绍了硅纳米线晶体管，他先回顾了在这个领域所取得的进展：先是解放电子的应变硅，然后是高K金属栅极晶体管的漏电保护，最后介绍了全耗尽的FinFET器件/三栅极；全耗尽是指没有令人讨厌的松散的电子。他说：“一旦我们知道了某项技术，也知道了如何从中受益，我们会一直使用它。”

这些进步是累积性的：高K金属栅极晶体管是应变的；FinFET晶体管既有应变硅，又有高K金属栅极。Khare说：“这建立在以往投入到技术路线图上的技术创新上。”

他巧妙地问道：“FinFET之后的下一个发展阶段是什么？”然后自己作了回答。“纳米线；在我们看来，这是终极的硅器件。”

他提到FinFET时说：“现在面对的是三维。你在三个平面上做文章。换成纳米线后，就相当于有了圆柱体；而在圆柱体中，你的栅极完全绕在器件周围——没有比这个更理想的了。”

Khare表示，现在许多研究实验室“的研发工作开展得非常顺利”，试图充分利用FinFET晶体管技术的所有进步，并将它们引入到未来的硅纳米线中。他说：“纳米线方面我们在开展一项庞大的计划，研究如何把三维FinFET工艺集成和工艺技术引入到终极的纳米线技术。”

倒不是说硅纳米线很快就会出现在商业级芯片中。就基于FinFET的芯片而言，还有大量的调整、优化和完善工作有待去做，当然还有缩小尺寸的工作。 FinFET“不会是某一代的解决方案，将是好多代的解决方案。”

他谈到了2010年开展的工作，他领导的研究小组能够使用FinFET的一些技术，制造出完全可以工作的25级环形振荡器CMOS电路。他说：“而这些纳米线的尺寸缩小到了3个纳米直径大小。”Patton在发表主题演讲时提到了同一器件，声称这是“在确保硅纳米线为高级的研发阶段作好准备方面而迈出的一大步。”

Khare对组装芯片设计师们说：“很显然，为了从3个纳米直径的圆柱体获得电流，需要大量的技术创新，也需要做大量的工作，但这是我们的工作，这也是我们大家在努力实现的目标。”

补充说明：

三星的尹钟植（Jong Shik Yoon）目前带领该公司的逻辑器件开发团队，致力于20nm和14nm工艺方面的研发。他说到了FinFET的尺寸可以缩小到8个纳米，而某种FinFET-纳米线混合体的尺寸更是有可能缩小到5个纳米。

多路可编程PWM芯片设计 第6篇

·3路独立PWM输出, 每路输出2个驱动信号, 周期、占空比、死区时间可编程, 对应10MHz系统时钟, 周期为1µs～6.5536ms;

·精简地址线, 节省外围引脚及地址资源占用;

·提供与8/16bits单片机的双向数据接口, 内置地址/数据锁存器。

PWM结构规划

在采用自顶向下正向设计中, 芯片的结构划分, 规格定制是整个设计中最重要的环节, 合理的结构设计将决定整个设计的成败[1,2]。

PWM输出信号的周期、脉宽、死区时间等参数可以通过加载内部的寄存器来实现, 写入PWM芯片的数据分数据字与控制字两部分。由内部控制逻辑模块来处理控制字信息, 并译码产生各内部通道内部信息寄存器的片选信号。数据字通过内部数据总线在各通道模块传递PWM的特征信息数据。

芯片内部的各模块通过内部片选结合读写使能完成数据交换。芯片与外围控制器进行数据交换时采用双模式接口 (8/16bits) , 可通过外置选择引脚DataWidth来选配。

芯片的核心是由3个完全独立且相同的通道模块构成。通道内部的数据接口将完成外部读写逻辑 (RWLogic) 传输到内部数据总线的数据收发工作。PWM周期生成模块 (ClkGe n) 则依据写入的周期信息, 输出PWM的周期控制信号。

PWM输出由通道状态机完成, 通道接收到PW M信息数据后, 进行数据校验, 合格的数据将在合适的条件下启动状态机, 并在不同的状态下完成PWM输出。不合格的数据将被忽略。

地址/数据锁存则依据通用74LS373的逻辑功能, 编写一个完全可替代的L74LS373来实现。

根据总体构建思路, 最终的芯片总体结构图如图1所示。

PWM电路结构设计

从图1中开可以看出, PWM主要由模块片选译码、控制逻辑、读写逻辑、通道等四个模块组成。

模块片选译码模块通过地址信号Addr与片选信号Cs_b通过组合逻辑电路生成内部各子模块的片选信号。

控制逻辑模块主要产生通道内部Regs (寄存器) 片选控制信号、各通道输出控制信号, 并完成精简地址线的操作。

每个通道都包含各自独立的4个16bits的Regs—正向信号长度、负向信号长度、死区长度、周期长度, 控制字寄存器为8bits, 因此整个芯片至少将占用3×4×2+1=25个地址 (每个地址存储8bits数据) , 传统做法则至少需要5根地址线译码, 而采用区分数据信息类型 (控制字, 数据字) , 则可以精简地址线到2根。具体来说, 通过对写入控制字寄存器的值进行分析, 结合数据传输宽度生成内部Regs片选控制信号, 这样就可以通过控制字信息来完成内部Regs的地址译码, 同时反馈被操作的寄存器的信息到RWLogic模块完成8/16bits的数据读写操作。

值得注意的是, 由于PWM内部包含3个完全一样的独立通道, 因此为了更方便的对控制字进行操作, 通过对控制字寄存器的分析, 控制逻辑电路将自动将当前被操作通道的控制寄存器信息存储在对应的控制寄存器备份中。这样既方便在编程中灵活的操作各通道, 又可避免在读写过程中误修改非相干通道控制信息。

读写逻辑模块用于处理外部数据Data[15:0] (包括外部为16位或8位数据总线连接方式) 到内部DataInternal[15:0]的转换。

当DataWidth为1, 采用16bits的数据传输、当DataWidth为0, 采用8bits数据传输。PWM能完成对外部8bits或16bits的信息传输要求, 准确的读写内部16bits的Regs。

为了精简数据线, 实现数据的双向流通, 本模块通过由片选, 读写使能信号控制的双向的三态门接口电路隔离读写信息。

通道是PWM芯片的核心部分, 每个通道模块都由3个子模块组成, 如图2所示。

数据接口模块通过组合通道片选, 内部寄存器片选信号及模块读写使能信号产生各寄存器的读写使能信号。读写操作通过三态门与内部数据通道进行数据交换。

写入本模块的寄存器信息将进行数据校验, 只有校验合格的数据才能被载入到内部寄存器的一级缓冲器 (Buf) 中, 此数据将输出到P WMFSM模块, 提供PWM的特征数据。

周期信号发生器生成PWM的周期控制信号, 其周期长短由数据接口传过来的周期寄存器值 (CycleReg) 决定。模块通过内部计数器计数时钟, 并与CycleReg比对, 产生PWM的周期控制信号CycleScale。

状态机产生PWM的核心功能模块。通过加载数据接口模块接收到的通道内部寄存器值, 状态机进行运转。状态机模块中包含一个自运转状态机。当符合条件的寄存器值写入通道寄存器后, 状态机在CycleScale信号的起始信息引导下, 在时钟的上升沿将内部寄存器一级缓冲器写入到本模块中的PWM信息寄存器Buf中, 以便在下一个运行周期内载入到PWM的状态机中。

状态机启动后, 根据当前状态输出脉冲驱动信号。状态机的转换图如图3所示。状态机的运转流程如下:

复位或停止工作时进入IDLE状态。

在合法的数据写入通道寄存器后, 在CycleScale的启始信号被接收后, 状态机载入当前的通道内部寄存器缓冲器的值到状态机定时器, 并进入正向脉冲状态。准备输出正向电机驱动信号。

在正向脉冲状态下, 定时器开始减计数, 直到完成正向驱动所需要的时间。并在结束正向驱动的输出后进入死区状态死区。

在死区状态, 关闭正向, 负向电机驱动信号, 并通过定时器等待死区时间结束后进入负向电机驱动状态负向脉冲。

在负向脉冲状态下, 定时器开始减计数, 直到完成负向驱动所需要的时间。结束负向驱动的输出后进入死区状态死区。

在死区状态, 关闭正向, 负向电机驱动信号, 并通过定时器等待死区时间结束, 然后进入空闲等待状态。等待下一次的启动信号。

PWM编程方法

PWM芯片输出使能由PWMh_b设定:

1:全局使能输出, 为正常工作模式, 但各Channel工作模式取决其PWMEN位的值。

0:全局禁止输出, 整个芯片不工作。此时芯片进入低功耗模式, 时钟被禁止输入到内部通道模块。

PWM芯片控制字寄存器决定当前芯片工作模式, 控制字寄存器ControlReg[7:0]:地址:[A1, A0]=00PWMEN:当芯片全局使能输出时, 由此位决定各通道PWM输出使能。

Channel2Cs:选通Channel2。

Channel1Cs:选通Channel1。

Channel0Cs:选通Channel0。

[B2, B1, B0]:内部寄存器片选译码。每个通道的PWM内部有8个寄存器地址。通过ChannelX的选通结合[B2, B1, B0]的译码产生内部通道Regs的片选信号。

PWM芯片在上电后, 加载时钟, 所有通道禁止输出。采样DataWidth来确定外围数据接口的宽度, 如果采用16bits传输 (DataWidth=1) 则Data[15:0]都使用;如果采用8bits传输 (DataWidth=0) , 则仅使用Data[7:0], 高8bits需要外接地。

在复位 (Reset_b) 结束后, 片选 (Cs_b) 有效的情况下, 可以对芯片进行读写操作。对通道的一次完整的读写包括写控制字与读写通道寄存器两个过程, 写控制字选中通道内寄存器, 读写通道寄存器获取通道寄存器信息。仅当合理的数据写入后, 在PWMH_b有效 (PWMH_b=1) 时, PWM内部通道使能输出信号。各通道的输出使能由各通道的控制字寄存器的PWM_E N位决定。

由于采用了控制字自动备份的方式, 控制字的编程非常灵活。既可以采用同一个类型的寄存器 (不同通道) , 一起写控制字, 亦可同一个通道一块操作。 (所有控制字命令都可以在PWM的控制字命令列表查询) 。

PWM的仿真及验证

PWM的仿真是PWM功能验证的必要环节。利用Modelsim[3]结合脚本文件进行了仿真, 并采用89c51结合FPGA验证板对整个设计进行了验证。

ModeslSim仿真需要解决PWM的双向IO端口, PWM的Regs的读写控制时序。

对于双向端口的数据交换, 采用读写控制结合三态门可以比较完好的解决。对于大量的Regs读写操作, 通过模拟单片机对外围器件的操作。利用Task调用的方式实现。

模拟仿真的结果如图4。

从图4中, 可以看到当采用16bits读写时, 各寄存器通过内部DataInternal数据总线的传输过程与电路设计要求完全一致。RWLogic与DataInterface模块的功能完全符合设计预想。

从图5中, 可以看到PWM输出信号, 在ClkGen的CycleScale信号的控制下周期输出编程设定的P W M波形, 并能异步响应ChannelHold_b信号的输出控制。

PWM的FPGA验证, 采用8bits数据接口, 89c51[4]做外围控制器 (12MHz) , 对PWM进行操作。为了方便与单片机接口, 将74LS373锁存器内置到PWM中。整个数字设计部分见图6。

通过Synplify Pro编译后的结果显示。

Project Top Module:PWMTopFor8051

Estimated Frequency:72.9 MHz

Total LUTs:1478 of 4160 (35%)

占用FPGA资源35%。针对51系列的单片机而言, P W M可运行的频率远超过系统频率。因此在读写时序上可以完全保证整个设计的可靠性。

将编译后的pof文件下载到APEX20KE EP20K100E TQ144-2X (Altera) fpga[5]验证板。采用40MHz的FPGA时钟。根据先前软件仿真的步骤, 将读写操作转换为单片机程序烧录到单片机。最后的结果通过示波器我们可以清楚的看到实际输出与设计完全一致。芯片采用.35工艺, 一次流片成功后, 测试结果显示结果非常理想, 实现了当初的设计要求。

摘要：所设计的PWM芯片主要用于某H桥驱动电机控制电路。本文描述该PWM芯片的结构设计, 电路仿真综合, FPGA验证。

关键词：PWM,可编程,精简地址线,8/16bits接口

参考文献

[1]MICHAEL D.CILETTI著, 张雅绮, 李锵等译.Verilog HDL高级数字设计[M].电子工业出版社.2005

[2]陆庭孝等著.可靠性设计与分析[M].国防工业出版社.1996

[3]ModelSim Book Case, Mentor Graph公司.2006

[4]沈庆阳等著.8051单片机实践与应用[M].清华大学出版社.2003

大型芯片厂房电气生命安全系统设计 第7篇

生命安全系统(LSS)一般包含以下多个子系统:火灾自动报警与消防联动控制系统;公共广播及应急广播系统;可燃、有毒气体传送监测系统;有害液体溶剂泄漏监测系统;闭路电视监控与门禁系统等。

1 火灾自动报警与消防联动控制系统

FAB建筑均为复杂洁净厂房,火灾危险性类别为丙类,危险品库建筑火灾危险性类别为甲类,其余辅助用房按照国家规范要求,为能及时发现火情,保证人员和设备的安全,设置火灾自动报警与消防联动控制系统,采用编码二总线制集中报警系统及空气采样极早期烟雾报警系统。

1.1 探测器的选择

在建筑动力区、支持区、办公区各主要房间及走道设置光电感烟探测器;化学品库采用定温感温(防爆型、耐酸型)探测器;仓库、变电站采用离子/光电复合感烟探测器;在柴油发电机机房、锅炉房、厨房、吸烟室设差定温感温探测器;化学品库、有机溶剂配制及易燃、易爆气体存储间设火焰(防爆型、耐酸型)探测器;风量大于24400CMH的空调器回风管内安装吸气型专用烟感探测器,如图1所示。在建筑洁净区、测试区、数据中心等位置为早期发现火情,设空气采样早期烟雾报警,空气采样管布置于洁净区回风区(见图2)和华夫板下表面(见图3),探测分区需与洁净区排烟分区对应;数据中心空气采样管设于吊顶上。

表1为芯片厂房一些特殊房间使用探测器的选型表。

其它辅助报警装置还包括:在靠近危险区的地点及通道出口设火灾手动报警按钮、消防电话插座和声光报警器,消火栓箱设启动消防泵按钮,在消防水泵房、消防电梯机房、变配电室、空调机房以及值班室设置消防专用电话。

1.2 系统组成

火灾报警及消防控制采用总线编码智能探测系统,消防控制中心(ERC)设集中火灾报警控制器、火警联动控制器、CRT、极早期烟雾报警系统控制微机、消防电话总机、应急广播切换控制呼叫站等。其余建筑按需要设区域报警控制器,办公区各层、人员集中生产区设火灾重复显示盘。控制盘之间的通信网络线路采用CLASS A/STYLE 7即专用的令牌环网络结构,报警控制信号总线采用CLASS A/STYLE D即环形线路结构,其余如电源、消防电话等采用CLASS B即无环结构。极早期烟雾报警系统分散在M01净化区控制器组成一独立网络,在消防控制中心与全厂火灾报警中心相连报警及联动系统由专用消防电源二路供电,并自备蓄电池。火灾报警及消防控制均采用耐火线缆。火灾报警系统的功能是独立控制的,但可与工厂管理控制系统(FMCS)、有害物监测系统间信号联络。

1.3 联动要求

一旦发生火灾后,火灾报警及消防联动控制系统可对以下设备进行联动控制:

¡¤相应区域的声光报警装置全部激活发出声光警报

l应急广播系统,指挥灭火及人员疏散

l停止火灾区域部位空调送风,关闭电动防火阀

l启动相应区域的防排烟系统

l启动消火栓泵、喷淋泵或其它消防灭火系统

l所有电梯回归首层

l对常开防火门及设有门禁控制的疏散门进行相应控制

l切断相关区域的所有非消防电源

·接收所有设备或系统的状态或动作反馈信号

·灭火完毕,根据需要恢复一些重要系统的运行

·对消防/喷淋泵,防排烟风机等重要消防设备除进行自动控制外,在消防控中心还设有手动联动控制盘,对消防设备进行硬线连接直接控制。

2 公共广播及应急广播系统

2.1 广播系统设置

芯片厂广播系统为信息通信和生命安全系统重要组成部分,同时可兼有作息信号、背景音乐功能。广播播音控制主机多采用数字音频矩阵,可满足多音源对不同区域播放和电话对指定区域播音,功放集中设置,功放容量配置按计算扬声器总功率乘以1.5~2倍为宜,广播系统电源应接应急电源。

2.2 广播系统功能

广播系统应向整个工厂、每座大楼、每一楼层或特别指定的区域提供广播。紧急情况时,对指定的区域进行火灾警报、气体监控和其他任何紧急事件的应急广播。系统产生一种典型音调信号用于一般疏散广播系统。在应急处理中心(ERC)设一手动按钮,可引发一次全厂总疏散。广播系统采用定压100V音频的输出,以便将信号损失减到最小。扬声器的设置:芯片厂扬声器应安装在所有有人员活动的区域,包括洗手间、会议室、室外区域和屋顶楼梯间。环境噪声大于60dB的场所,扬声器在播放范围内最远点的播放声压级应高于背景噪音15 dB。

2.3 扬声器类型

室内吊顶区域采用天花板嵌入型,功率为1.5W/3W/6W可调;敞开空间采用壁挂明装5W/10W号明装型;特殊区域有洁净型、防潮型及防腐型等。室外采用全天候型,功率15W/30W。

3 可燃、有毒气体传送监测系统

芯片工厂内需探测的主要气体种类如表2所示:

3.1 电化学或化学盒式探测器

根据气体类型将选用电化学或化学盒式探测器,气体探测器设置在特气气体柜内(由厂家提供与安装)探测点位于气体柜排气管,阀门接头箱输送管以及气体输送管道接头和阀门处。气体探测系统报警或者电源失电的关闭信号将自动使气体机柜停止工作,切断进气阀门。需要使用可燃气体的区域设防爆气体检测传感器,一旦检测到有气体泄漏后,向LSS有毒、有害气体监测系统报警,打开排风机,关断进气阀。

3.2 氧气损耗探测

氧气损耗监控应用于大宗气体纯化间、二氧化碳保护及储藏区域、溶剂储藏区、大宗传输系统穿越指定防火走廊的区域以及其它指定区域。

3.3 应急阀门切断按钮和声光报警器

在气体存储区、洁净下夹层、洁净室区域设应急阀门切断按钮和声光报警器,在消防控制室和应急处理中心(ERC)设集中应急阀门切断控制盘。

3.4 气体监控系统

气体监控系统是基于可编程逻辑控制器(PLC)设定作为控制器,系统由数据服务器、冗余PLC、远端I/O模块、电源、传感器、应急手动切断按钮、报警器等组成,通常一台PLC控制器控制点以3000个为宜。

4 有害液体溶剂泄漏监测系统

4.1 液体泄漏检测

芯片厂因液体管道、接头破损,液体意外大面积溢出,会造成业务中断,贵重设备及生产机具损坏,环境破坏等危害,因而在芯片厂房的洁净区设备层、下夹层地面,数据中心,化学品存储区域地面及用水设备下承台设液体泄漏检测。

4.2 液体泄漏检测方式

采用低点检测方式,通常将探测器布置于液体易泄漏点的地面和地沟内,探测器有液体泄漏探测电缆、有机溶剂探测电缆、化学酸碱液体探测电缆及金属探针,液漏探测电缆可探测发生泄漏的位置,并且便于维修,设计时需与建筑专业、给排水专业配合

4.3 液体泄漏检测系统控制方式

液体泄漏检测系统监视、控制有两种方式实现,一种将报警信号接入FMCS内下层仪控PLC控制系统,如气体检测系统;另一种为单独设置液体泄漏检测主机,并组网,在ERC和FMCS控制室设监视工作站。

5 闭路电视监控与门禁系统

5.1 电视监控系统

电视监控系统在本项目中的设计难点在于现场摄像机数量众多,控制要求复杂,视频与控制信号的远距离传输。为了保证信号的高可靠性和高品质要求,全部监控线路都采用光纤传输,在摄像机前端通过光端机转化为电信号。全部摄像机的电源都取自现场生命安全系统专用应急配电箱。

5.2 门禁系统

芯片厂房有多级别的安全区域,生产工艺的保密要求和现场大量使用的易燃易爆、特种气体液体使得现场安全的要求非常高。根据业主的要求,按照4级安全级别设置门禁控制要求,同时为了保证疏散要求,厂房设置了多处直通室外的推栓式防火门。该门可以在有危险的时候直接推门至室外,所有此类门上都布置了门磁和报警器。在门被意外推开时,安全监控中心都可以收到相应的信号。

6 结束语

随着我国经济社会的迅速发展,超大规模集成电路厂房的建设会继续加快,其安全方面的要求会越来越高。以上各个系统会更加频繁地被我们所采用,我们需要更多的去学习了解各种产品的性能特点和此类厂房的设计要求,不断完善我们的设计工作,为保障生产操作人员的安全,建设和谐的现代化工厂做出贡献。

参考文献

[1]中国航空工业规划设计研究院.工业与民用配电设计手册第三版[M].北京:中国电力出版社,2005.

芯片设计 第8篇

关键词：超高频,射频识别,ISO18000-6C/B标准,CMOS

0 引 言

超高频无线射频识别(RFID)技术具有非接触式、识别速度快、作用距离远、存储容量大、可多卡识别等优点,已广泛应用于生产、零售、交通、物流等行业[1]。UHF RFID无源标签芯片作为超高频射频识别系统的核心组成部分,近年来一直是国内外研究的热点。研究和设计低功耗、小尺寸、高动态范围的模拟射频前端,可以解决UHF RFID标签芯片的关键技术难题,并推动超高频标签芯片快速发展。

在此针对ISO18000-6C/B标准,研究和分析了UHF RFID无源标签芯片的系统组成以及模拟射频前端的电路方案。基于Cadence Spectre设计仿真平台和TSMC 0.18μm CMOS混合信号工艺,对模拟射频前端的整流电路、稳压电路、ASK调制/解调电路、上电复位电路、时钟产生电路等核心模块进行了设计与仿真,通过MPW项目流片实现。最后,给出了芯片各模块的测试结果。

1 标签芯片工作原理与系统结构

UHF RFID系统主要由后台数据处理计算机、RFID阅读器和电子标签三部分组成。当处在阅读器的电磁场范围内时,无源电子标签通过电磁场耦合获得能量,利用整流电路将交流转变为直流,对内部其他模块进行供电。标签通过ASK解调电路从射频脉冲中解调出指令和数据,并送至基带数字电路模块。基带数字电路根据接收到的指令进行一系列数据操作。标签通过控制天线接口的阻抗,从而改变天线接口的反射系数来对数据信号进行调制。数字电路的系统时钟由本地振荡器产生。UHF RFID标签芯片系统框图如图1所示[2]。

系统包括模拟射频前端和数字部分。模拟射频前端主要实现电源产生、调制/解调、时钟产生、上电复位等功能。数字控制部分控制着标签内部数据的流向,按照接收到的指令,控制标签进行状态转换、存储及返回所需要的内容,包括命令解析、数据编码、数据存储、读/写等功能。

对于UHF RFID无源标签芯片,难点在于如何实现超低功耗的电路设计[3]。由于芯片不带电池,芯片内部各模块工作所需电源完全依靠感应阅读器所发送的电磁波,整流电路将天线获得的射频能量进行转化并存储在储能电容中的直流能量。例如按照北美标准,阅读器的等效全向辐射功率(EIRP)为36 dBm。在自由空间中,电磁波在5 m距离处衰减约45.5 dB,标签所获得的最大功率不超过100 μW,而供芯片内部使用的功率仅为几十μW。为了达到最大的阅读距离,需要在两个方面做出努力:减小模拟和数字部分的功耗;提高整流电路的整流效率。

2 模拟射频前端各模块电路设计

2.1 整流电路

整流电路的功能主要是将天线感应的射频能量转化为供后级各模块使用的直流能量,整流电路的电路结构如图2所示。N级整流电路包含2N只整流二极管和2N只耦合电容,与输出相连的电容为储能电容。天线的两端RFin+和RFin-直接或者通过匹配网络连接到整流电路的输入端,通常RFin-端接地。下标为奇数的电容与下标为偶数的电容分别在输入电压的负半周期和正半周期进行充电、储能,从而产生直流电压,表达式为[4,5]:

undefined

式中:VDD是整流电路的输出直流电压;VpRF是输入射频信号的幅度;VfD整流二极管的正向电压;N是采用的整流级数。从式(1)中可以看出,整流二极管上消耗的电压越小,输出电压越大,也意味着其尺寸越大,将导致其反向泄露电流增大,从而降低整流效率。因此,设计中需要对各种指标进行折中。根据UHF RFID标签芯片系统需要,所设计的整流电路可以实现高低两个电平输出。

2.2 稳压电路

稳压电路是将整流电路输出直流电压稳定在特定电平上,为整个标签芯片提供稳定的工作电压。由于标签空间位置的不确定性,使其与读/写器的距离相应不固定,以至于标签天线接收的功率变化可达1 000倍以上。因此,需设计稳压电路,以保证标签芯片不会由于物理位置变化引起直流工作电压幅度的改变,从而增大标签芯片的工作动态范围。

稳压电路的结构如图3所示。稳压电路的基本原理是将输出电压的和芯片内部的基准电压进行比较,比较的结果通过误差放大器放大,输入到调整管的栅极,改变调整管的栅源电压,调节其输出电流来跟踪负载,从而使低压差线性稳压器的输出电压稳定[6]。

2.3 上电复位电路

射频标签供电电源建立成功后,必须给电子标签中的数字电路提供一个启动信号来使电路处于Stand by状态,等待数据帧的开始。这个启动信号由上电复位电路提供[7]。

上电复位电路结构如图4所示。

工作原理如下:随着电源电压VDD的升高,由于C1和反相器中4个长沟道PMOS的延迟作用,使得采样电路输出的低电压VB经过反相器得到的C点电压VC与电源电压VDD之间的压差大于晶体管MP10的阈值电压,且能为C2赢得足够的充电时间。当充电到电容C2上的电压VE大于整形电路第一个反相器中晶体管MN6的阈值电压时,晶体管MN6导通,输出电压VF翻转为低电平。再经过反相,在整形电路的输出端可以得到复位信号的上升沿。充电完成后,紧接着C2通过晶体管MN5放电,通常放电速度比充电速度更慢。当放电到C2上的电压小于晶体管MN6的阈值电压,晶体管MN6截止,输出电压VF翻转为高电平,此时在整形电路的输出端得到复位信号的下降沿。

2.4 解调电路

对于超高频RFID标签芯片的ASK解调电路,通常采用包络检波方式。解调电路的框图如图5所示。按照18000-6C/B标准,电路输入信号的包络频率范围为40~160 kHz,脉宽失真小于10%。包络检波器由一级Dickson电路和R2,C3组成的低通滤波器组成[8]。产生的包络信号先送入比较器的负端,再通过低通滤波为比较器提供参考电压。比较器采用迟滞比较器,具有良好噪声抑制性能、高动态范围等特点。采用两级反相器目的是将输出电压进行整形,产生规则的方波信号。

随着RFID标签距离阅读器远近不同,输入的射频信号幅度可能在几百mV到几V之间变化,包络检波器输出的直流电平会有很大变化。在包络检波器输出端并联一个泄流电路,其作用是在输入信号过大时对后端比较电路起到泄流稳压的保护作用,从而避免后端电路工作失常。为了降低功耗,泄流电路在输入电平较小时需保持关断状态。

2.5 调制电路

根据标准要求采用反向散射的调制方法,通过改变芯片输入阻抗来改变芯片与天线间的反射系数,从而实现ASK调制[9,10]。天线阻抗与芯片输入阻抗在“0”状态下共轭匹配,而在“1”状态下存在一定失配。图6为调制电路框图,电容C1并联在天线两端,晶体管M1等效为一个开关,通过控制开关的开启,决定了电容是否接入芯片输入端,从而改变了芯片的输入阻抗,最终实现ASK调制。

2.6 时钟产生电路

时钟产生电路采用环形振荡器电路,并加入电压和温度补偿电路,保证在不同的工作电压和温度下,频率偏移在规定的范围(±1%)内,电路框图如图7所示。电压补偿主要依靠一个电压基准电路产生一个基准电压源,提供给五级环形振荡器作为工作电压,这样就能保证在输入电压在0.9~1.1 V变化范围内,最大频偏能满足要求。环形振荡器的振荡频率呈正温度系数特性,故需加入一个负温度系数的补偿电路[8],并优化五级环形振荡器的有源器件的宽长比,使其温度系数恰与自身的温度系数互补,使时钟产生电路输出频率稳定。

3 测试结果

基于Cadence Spectre设计仿真平台和TSMC 0.18 μm CMOS混合信号工艺,对UHF RFID标签芯片模拟射频前端进行设计和仿真,并通过MPW项目流片实现。模拟射频前端芯片不含测试焊盘的核心电路的芯片面积为490 μm×420 μm,图8是芯片实物照片。

使用Agilent E4432B信号源对模拟射频前端进行激励,输入载频为915 MHz的ASK调制信号。图9为整流电路输出波形,并测得稳压电路高、低输出电压分别稳定在1.0 V和1.8 V。图10解调电路的输出波形,可看出该电路能正确解调40~160 kHz的ASK调制信号。图11(a)是上电复位电路输出波形,脉冲宽度大于30 μs。时钟产生电路输出如图11(b)所示,可看出波形近似方波且占空比约50%。使用Agilent N5230A矢量网络分析仪给芯片输入频率为915 MHz,功率-5 dBm的测试信号,测得“0”和“1”两种状态下标签反射系数相差12%。

4 结 语

这里设计了符合ISO18000-6C/B标准的UHF RFID无源标签芯片模拟射频前端。模拟射频前端包括整流器、稳压电路、调制解调器、时钟电路和上电复位电路等模块。采用TSMC 0.18 μm CMOS混合信号工艺设计、仿真、流片,其核心面积为490 μm×420 μm。测试结果表明,该模拟射频前端各模块性能能够较好地满足UHF RFID标签芯片的系统指标要求。

参考文献

[1]梁远亮.UHF频段无源标签芯片射频部分的研究与开发[D].广州:暨南大学,2006.

[2]闫娜.低功耗低成本无源射频识别标签芯片的研究与设计[D].上海:复旦大学,2007.

[3]Vita G De,Iannaccone G.Ultra Low Power Series VoltageRegulator for Passive RFID Transponders with Subthresh-old Logic[J].Electronics Letters,2006,42(23):1 350-1 352.

[4]Nhan Tran,Bomson.Development of Long-range UHF-band RFID Tag Chip Using Schottky Diodes in StandardCMOS Technology[A].Radio Frequency Integrated CircuitsSymposium[C].USA,2007.

[5]袁炜,张春,王志华.超高频无源射频标签的射频接口设计[J].微电子学,2006,36(6):817-819.

[6]Milliken R J,Silva-Martinez J,Sanchez-Sinencio E.Full On-chip CMOS Low Dropout Voltage Regulator[J].IEEETrans.on Circuits and Systems I:Regular Papers,2007,54(9):1 879-1 890.

[7]Udo Karthaus,Martin Fischer.Fully Integrated PassiveUHF RFID Transponder IC with 16.7μW Mini mum RFInput Power[J].IEEE.Solid-State Circuits,2003,38(10):1602-1 608.

[8]孙旭光,张春,李永明,等.超高频无源RFID标签的一些关键电路的设计[J].中国集成电路,2007,16(1):29-35.

[9]Zhang Li,Wang Zhenhua,Li Yongming,et al.Clock Genera-tor and OOK Modulator for RFID Application[J].Journal ofZhejiang University Sciense,2005,6(10):1 051-1 054.

PCI9054接口芯片的应用设计 第9篇

PCI总线是Intel公司推出的一种高性能局部总线[3],其数据总线为32位,且可扩展为64位,最大数据传输速率为132～264 MB/s,是目前使用非常普遍的一种总线.因PCI协议比较复杂,较难掌握,故PCI总线扩展卡的开发比ISA总线等其他扩展卡难度大.PCI 9054芯片是一种能满足PCI V2.2协议,特别适用于PCI总线外设产品开发的PCI→本地总线I/O加速器芯片.结合PCI9054介绍PCI总线技术的设计方法.

1 系统工作原理

系统应用于光电信号转换系统中,主要解决主机与光电装备之间的数据传输问题,其工作流程是:主机运行应用程序,产生数据源,在外部控制信号的控制下,通过PCI总线与光电装备进行数据通信,主要解决的问题是:PCI接口硬件设计和PCI设备驱动程序开发.

2 PCI接口硬件设计

目前实现PCI接口的有效方案有使用可编程逻辑器件和使用专用芯片2种[4].由于PCI总线协议较复杂,采用可编程逻辑器件设计PCI控制接口难度大,对于产品不大又有时限的工程项目来说,成本较高,采用专用接口器件虽然没有采用可编程逻辑器件那么灵活,但其优越性相当明显:能够有效地降低接口设计的难度,缩短开发时间.

数据传输系统采用PLX公司的PCI9054作为PCI接口芯片,以FPGA来完成逻辑控制以及与光电装备的连接,整个系统的框图如图1所示,其中,FPGA选用的是ALTREA公司的EPF1030AQC240-3.

2.1 数据传输及控制原理

PCI 9054可工作在M,C,J 3种模式,其中,C模式时序较为简单,系统采用PCI9054的C模式传送,先由计算机主机通过PCI总线向系统发出命令字,PCI9054将数据或命令字存入声纳设备中,数据传送时,局部总线控制逻辑FPGA应驱动地址总线、数据总线、读写信号线及地址选通信号,控制PCI局部总线的数据传输.PCI9054会直接将数据存入其内部FIFO,随后PCI9054会向PCI系统申请PCI总线控制权,在得到总线控制权后,根据映射地址自行完成本次数据传输操作.局部总线控制器只需将数据写入PCI9054内部FIFO,其后的操作不需要FPGA的参与.FPGA的局部总线逻辑的状态机框图如图2所示.

状态0为空闲状态,当ADS#为0时如经本地总线译码后表明需要访问本地空间时,转到状态1,否则留在状态0;状态1为访问开始状态,当处于此状态下,如BLAST#为0时,转到状态2,如BLAST#为1时,则转到状态4;状态2为单周期等待状态,在此状态下,数据在本地总线上保持稳定,当处于此状态下直接转到状态3;状态3单周期数据结束状态,在此状态下数据从本地总线上取走,当ADS#为0时,经本地总线译码后,表明还需要访问本地空间时,则转到状态1,否则转到状态0,完成数据传送;状态4为突发等待状态,在此状态下数据在本地总线上保持稳定,当处于此状态下直接转到状态5;状态5为突发重复状态,在此状态下,如BLAST#为0时,转到状态6,否则重复此状态;状态6为最后数据突发传输完成状态,在此状态下当ADS#为0时,如经本地总线译码后,表明还需要访问本地空间时,转到状态1,否则转到状态0,将以上状态机用VHDL语言在可编程逻辑器件中实现,即可实现访问本地总线的控制.

2.2 EEPROM的配置与烧写

与ISA总线相比,PCI总线支持3个物理空间:存储器地址空间、I/O空间和配置空间.串行EEPROM存储了PCI9054重要的信息,如设备号DID、制造商号VID、子设备号SDID、子制造商号SVID、中断号、设备类型号、局部空间基地址以及局部空间描述符等信号, EEPROM的内容非常重要,它直接关系到整个板卡能否正常工作.

系统加电时,通过PCI的RST复位以后,PCI9054首先检测EEPROM是否存在.如果检测到EEPROM首字不是FFFFH,PCI9054将依次读取EEPROM的内容来初始化内部寄存器.PCIBI-OS根据配置寄存器的内容进行系统资源分配,这样,整个PCI设备的资源才不会发生冲突.

配置寄存器的内容编写完以后,可以用编程器写入EEPROM中.另外,也可以通过主机在线烧写,但由于各种原理,成功率很低.对于PCI9054芯片,可选用的串行EEPROM有STM公司的93CS56等.

3 实例分析

以下为一段使用Windriver开发的PCI9054 DMA的驱动代码[5],为了节省篇幅,省略了变量说明部分.程序中出现的变量大都由其名称可以反映含义,具体可以参见Windriver的设计文档中的说明.

4 结 束 语

从以上分析可以看出,PCI9054是一种性价比很高的PCI桥路芯片,PCI9054提供了PCI总线的一种直接数据传输路径,降低了PCI总线的复杂性.对本地总线与设备进行数据传输进行了详细的讨论,给出了实用的本地总线数据传输的接口逻辑设计,根据这一设计,就可以很好地在本地总线和外部设备之间进行数据传输和控制,具有较高的应用价值.

摘要：PCI9054是美国PLX公司生产的PCI总线通用接口芯片.介绍了PCI总线接口的一般设计方法及PCI9054的内部结构、以及其工作原理,并以一种基于PCI总线的数据传输系统的设计为例,给出其工作原理,并讨论接口的硬件实现方法以及采用软件包Windriver开发设备驱动程序的方法.

关键词：PCI总线,FPGA,驱动程序,Windriver,PCI9054

参考文献

[1]陈露晨.PCI9054性能分析及外部FIFO的扩充[J].电子产品世界,2000(11):50-51.

[2]PCI9054 Data Book Version 2.1[Z],2002.

[3]尹勇,李宇.PCI总线设备开发宝典[M].北京:北京航空航天大学出版社,2004:153-160.

[4]彭佛才.基于PCI的高速媒体网关系统及其驱动程序设计[J].电子技术应用,2006(6):19-21.

芯片设计 第10篇

关键词：数据采集器 设计 实现

中图分类号：TN91 文献标识码：A 文章编号：1674-098X（2015）08（b）-0061-03

1 功能描述

MAX132具有高分辨率、小尺寸和低功耗等特点。

低电源电流

60 μA（工作方式）

1 μA（休眠方式）

每秒转换16次时，±0.006%FSR精度

低噪声：15 μVRMS

转换速率高达每秒100次

±10PA输入电流

50 Hz/60 Hz频率抑制

引脚排列、引脚说明

MAX132引脚排列和引脚说明分别见图1和表1。

接口时序：

MAX132的接口时序图如图2所示。

2 系统设计

MAX132首先用固定的时间周期对输入电压进行积分，然后对一个已知的基准电压反积分，并且测量到达零所需的时间。使积分时间等于50 Hz/60 Hz的一个周期，可获得优质工频干扰抑制。MAX132具有50 Hz/60Hz模式选择位，可以分别置积分时间为655/545个时钟周期，以便通过32768 Hz晶体得到50 Hz/60 Hz频率抑制。

模拟差分输入电压是通过第14脚和第15脚（IN HI，IN LO）输入。对于18位精度的MAX132，其分辨率与满量程输入电压（VIN FS）满足以下关系：

分辨率（V/LSB）=VIN FS/262144

基准电压的选择取决于输入电壓的范围和工作模式（50 Hz/60 Hz）：

晶体的频率决定了转换速度。32768HZ的晶体用于要求抗50 Hz/60 Hz的工频干扰的场合。在这个频率工作时，MAX132每秒转换16次。对于不要求50 Hz/60 Hz工频干扰抑制的应用场合，MAX132在降低精度的条件下，转换速率可达每秒转换100次。

3 实现

如图3所示是设计的一款气动测量仪表的数据采集部分与微处理器的原理框图。传感器输出的信号，经多路开关（其控制端分别由P0、P1控制，最大可控制4路传感器的信号）、放大（放大倍数分别由P2、P3控制），放大到满量程电压为512 mV输入至MAX132模拟电压输入端（INLO、MAX132的DIN端串行数据八位一组，在SCLK的每一个上升沿移入内部8位移位寄存器，然后在片选/CS信号的上升沿时刻，数据被锁存到命令寄存器0或命令寄存器1。在SCLK的每一个下降沿，选中的输出寄存器数据与时钟同步输出。D7位是第一个被移入的数据位，也是第一个被移出的数据位。在数据移出的同时，命令数据也被移入，因此，命令数据必须在前一个8位的读写周期中与时钟同步输入。表2定义了各寄存器的每一位的功能。图4表示命令和数据的执行顺序。

由表2可知，当输入命令的D0位为0时，选择的是命令寄存器0。D0位为1时，选择的是命令寄存器1。

命令输入寄存器0：命令寄存器0的D0位总是0。命令寄存器0的数据位D1和D2（RS1和RS0）决定了从数据总线上读取的数据。即哪一个寄存器在下一个周期被读出。D4位决定模拟电压的输入。当D4=1时，MAX132在内部将模拟信号输入端短路，并在收到启动转换命令时，转换零信号输入，从而获得读零结果。在高精度测量时，要想获得高精度的结果，必须将正常的转换结果扣除读零结果。D5位决定了芯片的工作方式。当D5位置“1”时，MAX132芯片处于低功耗的睡眠方式。低功耗的睡眠方式从EOC=1开始。在睡眠方式，电源电流的典型值为1 μA，振荡器停振，数据可被读出。当睡眠方式结束时，模拟电路在下一次转换开始之前，需要一定的稳定时间，通过分别写入命令，并且在写入一条启动转换命令以前等待一个以上的转换周期时间，来满足由睡眠状态恢复到正常状态所需要的稳定时间。当D5位置“0”时，MAX132处于正常的工作状态。在使用32768 Hz的晶体时，当D6位被置为“0”时，积分次数是60 Hz的整数倍（32768 Hz/60Hz=546次）。当D6位被置为“1”时，积分次数是50Hz的整数倍（32768 Hz/50Hz=655次）。通过调整50 Hz/60 Hz的积分周期可以获得最佳的交流抑制。D7为启动转换位。当启动转换为1时，启动一次转换。MAX132立即开始一次转换，在转换结束后停止，同时D7位回到零，然后再等待下一次启动命令。

命令输入寄存器1：命令寄存器的D0位总是1。命令寄存器的D4～D7位分别设置用户可编程输出端P0～P3的状态。P0～P3的输出状态可用于控制外部多路选择开关、可编程增益放大器等。

输出寄存器：（1）输出寄存器0包含低字节（B3～B10）转换数据。EOC变高以后，新的数据有效。通过设置RS0和RS1都为“0”来访问输出寄存器0。（2）输出寄存器1包含高字节（B11～B18）转换数据。通过设置RS0=“1”和RS1=“0”来访问输出寄存器1。

输出状态寄存器：在状态输出寄存器中，D0、D1和D2分别为低三位数据B0、B1和B2的转换结果。每次转换结束后，这三位数据被更新，并且可以从状态输出寄存器读回。D5位为积分位。在积分阶段开始时，该位被置成“1”，在积分结束后，变成“0”。查询该位的状态，可以决定模拟输入电压可以变化而又不影响转换结果的最早时间。D6为转换结束状态标志。转换开始时，D6=“0”。转换结束后，D6=“1”。D7为冲突警告位。警告微处理器，在读周期阶段寄存器的数据发生了变化。如果内部结果在/CS的下降沿被锁存，那么可能产生冲突，使冲突位在/CS的下一次上升沿被置为1。在下一次转换开始前，如果转换的读周期已经结束，冲突将不会发生。

4 结语

气动测量技术由于其结构简单、对环境适应性强、不接触测量工件表面等特点。可以测量长度量、角度量、及表面形状和位置误差。易于实现非接触测量，对于不允许划伤表面的零件及薄壁、软金属材料等易变形的零件特别适用。对环境要求不高，不需要恒温条件，对振动不敏感，不怕冷却液、油污影响。特别适合工业现场参数的测量。传统的气动测量因测量间隙小，限制了其应用范围。该文充分利用MAX132芯片的转换精度和微处理器的数据处理功能，开发的大间隙气动量仪拓展了气动测量应用范围。

参考文献

[1]康华光.电子技术基础数字部分[M].5版.北京高等教育出版社，2006。

[2]康华光.模拟电子技术[M].5版.高等教育出版社，2006.

[3]潘霓，骆乐，闻育.基于磁阻传感器的车辆检测算法综述[J].计算机工程与应用，2009（19）：245-248.

[4]程建辉，杨晶.基于MAX197芯片的多通道高速数据采集系统的设计[J].保定学院学报，2011（3）：76-79.

SoC芯片版图的设计与验证 第11篇

1 So C与MCU概述

1.1 So C与MCU的含义

通常, 将So C定义为系统级芯片, 其既是一类产品, 又是一种技术。简单来说, 它就是一类具有专用目标的集成电路, 不仅包括了较为完整的系统, 还嵌有相关软件的全部内容;而作为一项技术, 其主要功能是实现从确定系统的整体功能开始, 直到软硬件的划分和完成全部设计的整个过程。

微控制单元 (MCU) 又称单片机, 是将CPU的频率和规格缩减, 同时, 将计数器、内存、USB和A/D转换等整合到同一个芯片上, 从而形成芯片级计算机, 以达到对不同应用场合作出不同组合控制的目的。

1.2 So C的设计思想

So C的设计思想主要为固件集成。对于So C而言, 使用该项技术设计电子系统的基本思想为帮助全系统实现固件集成, 用户可根据具体的需要选择和改进各部分模块与嵌入结构, 从而实现对固件特性的充分优化;同时, 也无需花费过多时间熟悉定制电路的开发技术, 使实际所设计出的系统更加接近理想系统。下面主要对基于MCU的So C版图进行设计。

2 So C版图设计

2.1 版图设计的基础环境

在基础环境方面对So C芯片版图的制造要求是能够在实现电路功能的同时, 确保其具有低能耗和高性能特点。因此, 需要采用相关器件和互联技术来设计模拟版图。设计器件主要包括MOS管、电阻、电容、三极管、二极管和电感等。MOS管包括NWELL、PIMP、NIMP、DIFF、POLY、M1和CONT等层次, 电阻与电容通过计算公式得出, 设计互联技术上的金属连线与通孔、过孔设计采用CMOS N阱1P4M的典型设计工艺。在软件设计方面, 选用专业版图编辑器virtuoso对版图进行编辑。除了MOS中涉及到的相关内容外, 还包括了Library manager、cell建立、版图层次显示、电路图显示、版图显示、端口和移动窗口等设计组成部分。

2.2 版图设计的准备工作

新的版图开始前, 需熟悉设计规则, 明确项目工艺和各种验证文件, 并提前与电路工程师沟通, 对电路作基本的了解, 明确电路中需特别处理的地方, 例如MOS管、电阻、电容、三极管的匹配, 敏感信号的屏蔽, 模数之间的隔离等。

2.3 平面规划与电源网络的设计

对现阶段市场上的So C芯片类型进行分析可知, 数模混合芯片是当前应用最广泛的So C芯片。规划数模混合芯片的平面需注意如下两点: (1) 采取数字与模拟分开放置的方式进行 (防止互相干扰) 。 (2) 规划相关平面时, 要深入研究各数据与模拟单元本身的尺寸、标准单元面积和引脚排列方式, 从而确保So C芯片板块的各个单元能够被良好整合。例如, 电源条通常采用较宽的宽度和间距, 对于数字单元环, 其与ADC之间的距离至少要在30µm以上。

科学、合理设计电源网络是So C芯片版图设计成功的关键。电源网络设计不合理, 不仅会增加芯片面积, 造成布线拥塞, 还可能引入不必要的电源噪声。通过引入功耗分析软件Astro-Rail对数字部分的功耗进行分析, 得出需要将该部分的功耗控制在38 MW左右。电源环宽度 (W) 方面, 可利用W= (Itotal/4) /Idesn对其进行粗略估计, 同时留出20µm的余量。另外, 芯片模拟部分根据芯片各部分功耗分析, 8路ADC功耗约为1 MW, 看门狗功耗大约为0.2 MW, 12个模拟IO的功耗约为0.8 MW。由于模拟部分需要单独供电, 所以需要另外加入一对模拟电源。

3 So C版图验证

3.1 时序验证与等效验证

验证So C版图主要采用静态时序分析法。借助Prime Time工具检查系统电路和设计对象中全部时序的路径, 确保So C芯片工作的覆盖率为100%.此外, 利用计生参数提取解决方案获取较为详尽的So C芯片内部结构设计的网络数据, 在精确计算连线延迟与器件负载的基础上, 达到精确分析So C版图时序的目的。So C处于正常工作时, 设置其位置情况, 即set_case_analysis0[get_ports test_mode], 确定So C正常工作的维持时间与下次工作建立所需时间, 在系列分析结束后, 通过Star-RCXT获取其正常工作维持时间和最短建立时间, 分别为0.216 6 ns和0.235 8 ns。根据LED数据显示, 确定时序要求的满足情况。

所谓“等效验证”, 是指在前端综合生成的网表中将参考设计方法纳入其中, 将设计的实现归纳为模拟版图完成之后输出的网表。对比两个网表, 确保在So C芯片版图设计的全过程中, 版图电路逻辑功能不会发生改变。版图验证工作最常用的工具是Formality。开启Formality后, 逐一进行参考设计的导入、实现设计的导入、设计的执行、匹配点的比较和验证结果的分析与调试等相关工作, 为工作人员判断So C版图验证结果的准确性提供便利。

3.2 物理验证

物理验证的主要目的是检查版图设计中因设计不合理或人为操作失误等可能导致的短路和断路等故障情况。Calibre是版图物理验证的基本工具, 可嵌入到Virtuoso等版图编辑软件中, 操作简单, 且能够与版图设计工具交互修改, 有效控制违反设计规则的部分。

4 结束语

本文研究了So C芯片模拟版图的设计与验证, 阐述了设计实施过程中所遇到问题, 并提出了相应的解决方法。在版图验证方面, 通过时序验证、等效验证与物理验证三个方面予以了解答。

参考文献

[1]居水荣, 刘敏杰, 朱樟明.8位80 MS/s低功耗流水线型ADC的设计[J].微电子学, 2014, 04 (06) :754-758.