多路信号源范文（精选7篇）
多路信号源 第1篇
传统意义上的模拟信号源是采用模拟电路振荡、变换得到的。振荡频率取决于RC、RL或RLC,这些器件自身的局限性决定了这样的信号源频率稳定度低、相位会产生漂移、信号幅度不容易控制等缺点。直接数字频率合成(Direct Digital Frequency Synthesis,DDS)是从相位概念出发直接合成所需要波形的一种新的频率合成技术。它在相对带宽、频率转换时间、相位连续性、正交输出、高分辨率以及集成化等一系列性能指标方面已远远超过了传统频率合成技术所能达到的水平。实现DDS有2种可选方案,即采用低频正弦波DDS单片电路的方案和自行设计的基于现场可编程门阵列(Field Programmable Gate Array,FPGA)芯片的设计思路。基于FPGA实现的DDS可在一片FPGA芯片上实现信号源的信号产生和控制,并且只要改变存储波形信息的ROM数据,就可以灵活地实现任意波形发生器。专用DDS芯片实现的信号源功耗大、价格高,而将DDS信号源设计嵌入到FPGA芯片所构成的系统中,其系统成本并不会增加多少,可以实现很多更加复杂的功能,因此,采用FPGA设计的DDS信号源具有很高的性价比。综合以上考虑,选用的是第2种方案。
1 信号源的硬件设计
1.1 总体设计
所设计的信号源能够同时输出八路正弦信号,每一路信号都可在0～100 Hz频率范围内变化。系统组成如图1所示。
系统由控制模块、频率合成模块、输出模块和电源模块组成。控制模块的主要任务是完成对DDS部分频率控制字和控制信号的置入;频率合成部分是在FPGA芯片里面用verilog编写代码合成DDS,输出模块完成D/A转换、滤波和放大功能,使输出符合信号源的要求;电源模块为整个系统供电。
1.2 控制模块设计
DDS需要外界提供相应的数据和控制信号。用单片机做控制电路,频率改变简捷迅速。方案中选用了C8051单片机作为控制核心,并采用zlg7290芯片控制键盘,用来对各个输出信号频率的修改和界面设置,HY-12864液晶芯片则用来显示当前状态和各个信号的频率。
1.3 DDS的FPGA实现
1.3.1 DDS工作原理
DDS是从相位概念出发直接合成所需要波形的一种新的频率合成技术。DDS电路一般包括系统时钟、相位累加器、相位调制器、ROM查找表、D/A转换器和低通滤波器(LPF)。
工作过程是预先在ROM 中存入正弦波形的幅度编码,每来一个时钟信号,N位的相位累加器将频率控制字X与相位寄存器的输出累加,同时,相位寄存器输出序列的高M位去寻址相位/幅值查找表,得到一系列离散的幅度编码。该幅度编码经数模转换后得到模拟的阶梯电压, 再经低通滤波器平滑后,就可得到所需要的正弦信号。一般将相位累加器、相位寄存器和相位/幅值查找表称为数控振荡器(NCO)。 DDS的输出信号频率为:
undefined。
式中,Y=2N。
频率分辨率为:
undefined。
实际最高输出频率取:
Fmax=Fclk×40%。
关于D/A转换器的输入位数(P),可根据对输出模拟信号波形的精度要求来确定,其精度即为undefined。一般情况下ROM查找表的位宽M要比D/A转换器的精度多2～4位。根据设计的要求,输出正弦波频率范围在0～100 Hz,采用的位宽P=8位的D/A来进行波形的数模转换,因此正弦ROM表的地址位宽选择M=10,寻址范围可达210=1 024个点。由于单片机和FPGA芯片间普通I/O口资源的限制和查找表地址位宽的综合考虑,累加器位宽N=11。根据设计要求分辨率达到5 Hz,而FPGA芯片的晶振为20 MHz,因此这就要求晶振时钟必须经过分频才能够提供为系统时钟。由此分辨率为:
undefinedHz。
在最大输出频率Fmax=100 Hz时,其最大步长可达:
undefinedxcc。
1.3.2 DDS的FPGA实现
近年来FPGA技术迅速发展,资源容量、工作频率和集成度都有了很大的提高, 市场上Xilinx和Altera公司的FPGA芯片都是很好的选择。而且都支持主流的硬件编程语言VHDL和Verilog。考虑到系统的规模及以后的扩展需要,设计中的DDS部分采用Verilog硬件描述语言来设计。
首先按照一定的采样点数将正弦波形一个周期的数据信息存于ROM表中, 表中包含着一个周期正弦波的数字幅度信息, 每个地址对应正弦波形中0～360°范围内的一个相位点的幅度值,采样值可以通过C++语言实现。
int depth;
int width;
for(int i=0;i
{
double data = (pow(double(2),double(width-1)))*sin(2*pi*i/depth)
+pow(double(2),double(width-1));
}
据分析,DDS实现过程的实质是从不变量X到离散时间序列的变换过程,这个过程可以由2次变换来实现:从不变量X以采样率Fclk产生量化的相位序列和从离散量化的相位序列产生对应的正弦信号的离散幅度系列。
从不变量X以采样率Fclk产生量化的相位序列的过程,一般由一个被频率为Fclk的时钟驱动的N进制累加器来实现。
从离散化的相位序列产生对应的正弦信号的离散幅度系列的过程,可以通过计算机来完成,也可以由具备公式映射关系所构成的PROM波形存储表的寻址过程来完成。这时量化的相位作为波形存储表的寻址地址,而对应的量化的波形系列是波形存储其中对应该地址的内容。波形存储表没有选择用Verilog语言编写代码,直接调用Xilinx公司的IP核资源产生一个周期的正弦波查找表,方便灵活。由于同时输出八路正弦信号,D/A芯片为四路DAC,因此采用两片D/A芯片。D/A芯片输入为串行输入,因此使用8个累加器,用a、b、c信号控制同时输出八路信号。
1.4 输出模块设计
1.4.1 D/A转换
D/A转换完成数字信号到模拟信号的转换,采用TLV5620芯片,它为串行输入,输出4路DAC。12位命令字包括8位数据信息,2位A1、A0通道选择位,输出电压选择位控制输出电压在零到1倍参考电压或2倍参考电压。
1.4.2 低通滤波器的设计
低通滤波器是保证输出信号频谱纯度的重要部件。为了有效地滤除主频以上的杂散分量,要求滤波器的衰减特性要陡直,延迟时间要短。因为产生的正弦波频率较低,要求不是很严格,此模块采用芯片ICL7461设计了压控电压源二阶低通滤波电路。截止频率为:
undefinedHz。
式中,R=10 kΩ,C=0.1 μF。
2 信号源软件设计
软件所需实现的功能有:键盘的控制、液晶对当前状态和各路信号频率的显示,将外部输入的数据按照一定算法变换成DDS信号源输出信号所对应的控制字,从而使输出的八路DDS正弦信号的输出频率可控。
实现上述功能,整个软件的构成模块有:按键的设定、LCD显示、输出频率控制等模块。主流程图如图2所示。
3 结果及分析
信号源可输出8路不同频率的正弦信号,各个信号频率都≤100 Hz。调节运算放大器的电位器可以实现对信号幅度0～10 V的任意可调。由示波器观察其中2个正弦信号的波形如图3所示。
4 结束语
本设计利用Xilinx公司的FPGA芯片,在FPGA芯片内部用verilog编写代码,实现DDS的功能。设计与实现的信号源为单片机控制下的小型系统,能够同时输出8路不同频率的正弦信号。8路信号的频率可通过键盘来设定,通过调节运放电位器可以改变幅度大小。只要改变存储波形信息的ROM数据,就可以灵活地实现任意波形的8路信号。而不用另行制版,这样既节省时问,又减小了开销,并且有利于信号源的改进。
参考文献
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多路数字信号发生器设计分析 第2篇
信号发生器作为一种常用的信号源, 在电子电路中信号源作为测量和计量工作起到重要作用, 但目前市面上的信号发生器大部分属于模拟信号器, 这些信号源虽然能很好的提供想要的信号, 但是随着数字化发展, 在电子技术发展的领域数字信号源以迫切需要, 近些年, 数字信号发生源有所起步, 但目前市场现有的数字信号发生器都是输出位数少, 输出序列单一, 不能满足某些特定环境下的需求, 并且现在一般单位普遍缺少这种通用的多路数字信号发生器, 只有一些科研院所和大型集成电路生产单位具有专用的多路数字信号发生器, 为了使实验室和生产单位都能顺利开展对数字电路的检测工作, 就需要研制通用的多路数字信号发生器。
2 多路数字信号发生器采用方法简介
多路数字信号发生器改变了以往的模拟量的控制, 采用了以单片机编程的方法来控制的方法, 这种数字信号发生器即可以构成独立的信号源, 也可以是高性能网络分析仪逻辑分析仪及其它部分自动测试设备的组成部分, 并且可以通过改变程序来实现频率和序列的变换。
多路数字信号发生器通过编程的方法产生的是数字信号, 所以信号的精度可以做的很高, 并且采用软硬件结合, 软件控制硬件的方法来实现, 使得信号频率的稳定性和精度的准确性得以保证, 在元器件的使用方面, 这种数字信号发生器通常采用的是以AT89C51单片机实现, 并且外围元器件都是最常见的的电阻、晶振等容易得到, 且价格便宜的电子部件, 因此, 此多路数字信号发生器硬件的开销达到最省。
3 组成和主要功能
3.1 电路的组成
该多路数字信号发生器主要由四个部分组成:
(1) 电源电路。
(2) 输入选择电路。
(3) 输出驱动电路。
(4) 主机电路。
3.2 电源电路
其中电源电路主要是给整机电路提供稳定的电压和电流的, 能够让电路工作在抗干扰能力强的电源电路环境下;该工作电路的电压通常给单片机能够提供正常工作的+5V电压 (TTL电路电平) , 并且能够提供18V (CMOS电路电平) 电压, 考虑到整机的用电电压、电流以及单片机的抗干扰要求, 采用一般的三端稳压器组成电源电路, 再外加滤波措施, 这种电路更能保证电路稳定、长时间工作。
3.3 输入选择电路
输入电路选择和控制信号来自于工作参数设置开关和工作状态控制开关。输入信号为直流电平, 幅度为5V。根据所需的选择控制方式和数量, 拟采用独立式非编码的键盘电路实现输入信号的选择;
具体选择和控制开关设计如下:
(1) 工作状态控制开关K0;
(2) 信号序列选择开关K1、K2;
其中K1—代表穷举测试序列的选择开关。
其中K2—代表走步测试序列的选择开关。
(3) 输出频率选择开关KF (在主机电路中) 分别为100KHZ、10KHZ、1KHZ三个档位。
(4) 输出信号幅度选择开关Ku (在输出驱动电路中) 分别为5V、18V两档。
3.4 输出驱动电路
输出驱动电路首先要把单片机给出的两个8位的信号组合成16位电路信号输出, 再根据输出信号幅度选择开关的设置输出相应的信号电平。其中, 根据输出信号的电平变化和驱动能力要求, 输出的两个8位信号通过锁存器实现8到16的组合, 用高压输出驱动器完成电平变化和驱动要求。
3.5 主机部分
主机电路根据信号序列和频率变化的要求, 拟采用单片机AT89C51实现所需的控制处理功能, 通过软件编程的方法实现电路所要达到的功能。
4 电路的主要实现原理
多路数字信号发生器是一个能够输出16位的数字信号源, 它能够产生满足数字电路检测用的多路数字序列信号。通过AT89C51单片机为核心部分, 通过单片机控制电路输出的序列, 本电路可以产生两种序列, 一种是‘穷举’测试信号序列, 这种序列即为216个16路信号;一种是‘走步’测试信号序列, 即为每路逐个输出“0”, 与每路逐个输出“1”组合。
这些序列通过单片机I/O口输出, 在经过地址锁存器将所输出的信号进行锁存输出, 就得到想要的16位数字信号。如果我们需要模拟信号, 可经过将正弦波, 三角波波形数据做成波形表, 用查表法来输出波形数据。经D/A (DAC0832) 转换输出波形。AT89C51有4KB的程序内存可以用来存储运行程序, 而128B的RAM则可用来保存波形参数及用户自定的外部波形的数据。由于是数字合成技术, 因此该信号源可以产生多种波形。
在频率的选择上多路数字信号发生器通过AT89C51单片机和外围电路, 通过软件编程的方法控制频率的输出, 输出的频率分别为1KHz、10KHz、100KHz三个档位。
5 总结
多路数字信号是时代发展的需要, 也是科技发展的必然产物, 多路数字信号发生器能够提供更为方便, 精确、清晰的波形图, 并且它的频率分辨率高、系统工作稳定性好、使用方便, 具有很强的实用价值, 是学校、企业、科研单位必不可少的仪器。
参考文献
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多路SDI信号单波长无损光传输 第3篇
串行数字接口 (Ser ial Digital Interface, 简写为SDI) 是针对演播室环境提出的用单根电缆来传输数字视音频信号的方式。在SMTPE-259M标准中, 定义了A、B、C、D四种SDI信号接口, 其中C类在实际应用中最为广泛, 其定义的SDI信号速率是270Mbps, 足够满足标清视频的传输要求, 其传输距离最长可达350米。目前SDI接口是演播室数字电视节目制作系统中应用最广泛的接口, 主要用在非线性编辑系统、视频服务器、虚拟演播室以及数字切换距阵和数字光端机等领域。
近年来, 随着计算机、数字网络和电视技术的飞速发展, 我国广播电视事业日新月异、迅猛发展, 大众对于高质量电视图像的需求不断提高。数字电视、数字广播也形成了相当的规模。数字摄录、数字特技、非线性编辑系统、虚拟演播室、数字转播车以及各种数字播放设备越来越多地被中央电视台及各省市级电视台采用。
与此同时, 随着监控厂家的推广以及用户对监控图像视频清晰度要求的提高, 高清视频监控以其实时高清、图像未压缩以及信号传输距离远等方面的优势, 在当前对图像清晰度与实时性要求比较高的场合, 如城市交通监控、大型标志场馆、银行、机场等方面得到越来越广泛的应用。相比于模拟的视频监控, 高清视频以无压缩的基带数字视频信号在同轴电缆上高速传输, 图像具有高清晰度、高分辨率、更丰富的色彩等优点, 画质更加接近自然本色;加上前端摄像机采用高端CCD成像芯片, 全天24小时都能完美呈现出高清晰、实时的视频画面。
1 多路SDI信号电复接光传输的必要性
高清视频系统以及高清监控市场发展, 带动了高清视频传输的发展。高清视频信号传输介质主要有两种:电缆和光缆。由于电缆本身的特性导致其传输距离有限, 无法满足越来越多的远距离高清信号的传输;与电缆传输相比, 光纤的低传输损耗使远距离传输中继之间距离大为增加。除此以外, 光缆还具有不辐射能量、不导电、没有电感、不怕雷击、抗腐蚀、保密性好、通信可靠性高、运行维护成本低等特点, 且光缆不存在串扰以及光信号相互干扰。随着光纤通信技术的发展, 光纤局域网已深入到军事、工业实时控制、办公自动化以及大众生活等应用领域, 为人们提供了现代数据通信的先进手段。与光纤媒介的结合可以扩展高清视频的应用领域。
目前市场上传输SDI信号的光传输设备都是一个波长的光信号传输一路SDI信号, 其光纤信道容量的利用率比较低, 而且当需要传输多路SDI信号时需要用到多芯光纤或者采用波分复用器。是现在城市的光缆布线基本上已经固定, 这样当需要传输的信号路数比较多时, 就会由于光纤数量的限制而无法实现。
本文提出的多路SDI信号的单波长光纤传输方式为:把多路 (最大可达8路) 270 Mbps的SDI信号采用电复接的方式复用成一路高速信号, 然后通过一根光纤进行传输。极大地降低了系统成本、提高了光纤通道带宽的利用率。用它取代现有的SDI信号电缆传输以及使用一个波长光信号传输一路SDI信号的传输方式。从而成功地解决了通过电缆传输时受距离限制以及光纤传输时受光纤数量限制的问题。
2 多路SDI信号电复接实现原理、技术难点及解决方案
2.1 多路SDI信号电复接的实现原理
由图1所示, 原始SDI信号每路经过均衡、时钟提取, 恢复出270MHz的时钟和数据, 然后经过信号解码把1路270MHz串行信号转换成10路27MHz的低速并行信号和1路与之同步的27MHz时钟;两路SDI信号通过时钟恢复电路出来的时钟之间并不同步, 为了实现这些信号的电复接, 需要对这些信号进行码速调整、同步处理;将这些并行信号在FPGA内部经过码速变换把N×10路的异步信号转换成同步信号, 同步后的数据再通过FPGA进行复接、编码, 形成1路高速串行信号;该信号经过电/光转换后变成1310nm/1550nm波长的光信号, 最后通过一根光纤传输到接收端。
接收端先对收到的光信号进行光/电转换, 把光信号转换成电信号, 然后输入到FPGA, 通过FPGA对该高速串行信号进行解码、时钟恢复、解复用恢复出N×10路同步并行信号, 然后经过FPGA进行码速变换后恢复出N×10路异步并行信号;最后经并/串转换, SDI编码、整形恢复出N路原始的SDI信号输出。
2.2 多路SDI信号电复接的技术难点
在上述的原理图中, SDI信号的编解码、时钟提取、多路同步并行信号的FPGA复用、光/电转换、电/光转换等都是比较成熟的技术, 实现起来基本没有难度。主要的技术难点是多路异步数据的码速调整、同步处理及数据还原。
以太网或者其他异步数据, 在两帧之间会有空闲, 在对这种类型的信号进行码速调整时我们可以通过控制、调整空闲数据的持续时间, 实现对多路异步数据的码速调整、同步处理。SDI信号数据格式见SDI码速调整信号波形图 (图3) 中的DATA1, 其数据为一帧紧接着一帧连续发送, 并没有空隙, 其每位数据都是有用的, 这就造成如果我们对SDI的数据长度进行增加或者减少势必会破坏其帧结构, 从而引起SDI信号传输出现误码。
2.3 多路SDI信号异步数据码速调整、同步处理及数据还原的实现
为了实现多路异步数据的码速调整、同步处理及数据还原, 最开始拟采用简单的FIFO缓存方式进行, 其具体实现框图如图2。
图2所示, 左边为发送端的数据码速调整过程, SDI_27m_1、S D I_2 7 m_N分别为每个S D I信号的FIFO的写时钟, TSDIDATA_27M为10位并行27MHz数据, Rdclk_30m为可编程产生的30M读时钟, TSDIDATA数据同与之相应的SDI_27m_N时钟同步, 各个FIFO的写时钟不同步的, 但是读时钟是同一个, 这样就过经过FIFO后所有的数据都与Rdclk_30m同步, 从而实现了多路异步数据的码速调整、同步处理。由于FIFO的读时钟与写时钟不一致, 为了保证FIFO不被读空, 需要对TFIFO的读写进行如下控制:数据写使能恒为“1”, 读使能根据TFIFO内部的数据深度来决定, 当检测到TFIFO的A_ampty为“1”时, 此时控制TFIFO的读使能关闭并保持一段时间, 以确保TFIFO不被读空, 在TFIFO的读使能被禁止时TFIFO的输出保持, 同时DATA_valid标志置“0”。通过上述控制, 所有的N×10路并行信号都与Rdclk_30m读时钟同步, 此时就可以通过FPGA多路复用成一路高速串行数据通过光纤传输到接收端。
接收端RFIFO的功能是从经过码速调整到30M的数据中还原出27M的数据。其主要实现流程为:采用与发端读时钟同步的时钟为RFIFO的写时钟Wrclk, 读时钟采用本地分出来的符合后端SDI编码要求的27MHz的时钟Rclk_27m, 由发端传输过来的DATA_valid来控制RFIFO的写使能, 从而保证写入RFIFO的数据都是有效数据, RF IFO的读使能持续为“1”以保证数据的连续性。整个码速调整和恢复的信号波形如图3所示 (DATA1为发端输入的原始数据, DATA2为码速调整后的同步数据, DATA3为恢复出来的数据。
采用这种方法实现起来比较简单, 但是在实际测试时发现:由于SDI_27M_n这个时钟与Rdclk_30M不同步, 从而造成收端进入到RFIFO的数据与RFIFO的读时钟Rclk_27M不同步, 即RFIFO的读时钟与写时钟不是同步的, 最后必能会造成RFIFO的“写满”或者“读空”, 引起SDI信号的误码。
为了解决这个问题, 考虑到Rclk_27M与发端的Wrck_27M_N这两个时钟虽然是异步的, 但是其具体的频值偏差大约在10PPM左右, 将整个系统的码速调整、数据还原修改成如图4方案。
如图4所示, 发送端的码速调整、同步处理方法不变, 修改接收端的数据还原部分:原方案中多个RFIFO的读时钟是由可编程分出来的同一个27MHz的时钟, 更改后的方案中每个RFIFO的都由FPGA内部PLL分出, 该时钟频率可以通过FPGA控制在小范围内动态地变化, 具体变化形式由RFIFO的A_full、A_empty的状态来进行控制:A_full、A_empty分别为RFIFO的快满或快空标志, 在系统启动时, Rclk_27M_N设置成一个初始值27MHz, 随着设备工作时间的增加, 由于读、写时钟的不同步, 就会造成RFIFO的快满会快空, 从而引起A_full (快满) 、A_empty (快空) 标志置位。当FPGA监测到A_full时, 从而判断当前FIFO的读时钟比写时钟要慢, FIFO将空, 此时通过FPGA控制内部PLL, 提高其输出的Rck_27m_N时钟的频率;当FPGA监测到A_empty时, 从而判断当前FIFO的读时钟比写时钟要快, FIFO将满, 此时通过FPGA控制内部PLL, 降低其输出的Rck_27m_N时钟的频率。通过控制RFIFO永远不会“写满”或者“读空”状态, 确保SDI信号持续有效输出且不出现误码。
3 结论
通过FIFO的“快满”和“快空”标志控制来控制FPGA内部锁相环 (PLL) 的频率输出, 从而使系统接收端RFIFO的读时钟随FIFO数据深度的变化而实时改变, 确保RFIFO不会出现“写满”或“读空”的状态, 解决了原来系统中由于FIFO的问题造成SDI信号误码的现象, 完成了多路SDI信号的无损光纤传输。
目前通过本方案设计的多路SDI单波长光传输设备已完成研制, 提供给广电系统多家单位使用, 反应效果良好。
参考文献
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多路信号源 第4篇
针对这些问题, 文中将现场可编程门阵列 (FP-GA) 和AVR单片机相结合, 应用于激光光幕坐标靶测试, 达到了高速密集多路光信号的并行采集, 充分发挥FPGA I/O口众多、响应速度快和单片机控制方便的特点。
1 Altera FPGA和AVR单片机
文献[6]介绍了一种实弹射击精确自动报靶系统。在该系统中, 发光二极管发射平行光束, 光电二极管组成接收传感器阵列, 共同组成光电靶。子弹穿过靶遮挡光束, X、Y轴对应的光电二极管输出脉冲信号, 通过编码形成8位二进制地址码, 利用单片机进行数据处理。为了解决I/O口不足的问题, 文献[5]不得不采用13片74148芯片的8-3线编码器组合成100-8线编码器, 这样做不仅连线繁杂而且无法适应大靶面的需求。而用FPGA和单片机相结合, 就可以很好地解决这些问题。
Altera公司的Cyclone I系列的FPGA, 是基于Stratix的工艺架构, 采用0.13μm的工艺制造, 其内部有锁相环、RAM块、逻辑容量从2 910~20 060个LE。本系统选用了Cyclone的EP1C6Q240C8, 它有5 980个LE、20个M4K的RAM, 2个锁相环、最大用户I/O数为185[8]。由于测坐标模块的X轴和Y轴各需要125个光电探测器组成, 所以必须有125路输入信号, 加上各种控制管脚和输出口, 选用的FPGA用户I/O口必须在140个以上。
ATMEL公司的AVR是8位单片机中第一个真正采用RISC结构的单片机。它采用了大型快速存取寄存器组、快速单调周期指令系统以及单级流水线等先进技术, 使得AVR单片机具有高达1 MIPS/MHz的高速运行处理能力。系统的总控制模块使用ATMEL公司的ATmega16L作为控制器, 它采用先进的RISC结构和AVR内核, 拥有16 KB在线可编程Flash程序存储器, 1 KB片内SRAM数据存储器, 512字节片内在线可编程EEPROM数据存储器。支持片内调试, 包含丰富的外围接口, 同时具备了宽电压、高速度、低功耗等优点[9]。完全满足系统的要求。
2 FPGA和单片机应用于密集多路光电开关信号检测
2.1 控制和采集
激光光幕测坐标靶的控制和采集部分由单片机Atmega16和FPGA EP1C6Q240C8组成。控制部分的框图如图1所示, 由于X轴和Y轴的采集系统相同, 故只画出Y轴的系统框图。
激光光幕测坐标靶的原理与文献[6]相似, 也是对X、Y轴的输出脉冲信号进行处理, 在此不赘述, 从图1中可以看出, 输出脉冲信号经过施密特触发器, 使输出的电压满足FPGA的电压要求。
2.2 FPGA和单片机的软件处理
软件的处理主要分为FPGA和单片机的软件处理, 其中要用到的信号如表1所示。
FPGA主要负责信号的并行采集, 由于I/O口丰富, 可以并行采集125路数据, 免去了串联编码芯片的繁杂。工作的流程图如图2所示。
单片机主要负责将FPGA传输来的数据转换成坐标数据, 然后进行显示。主程序工作流程图如图3所示。
3 应用分析及仿真验证
3.1 应用分析
为了能使FPGA和单片机应用到弹丸坐标的测试中, 首先应该满足的条件就是有足够快的反应速度。这里设定弹丸长度为3 cm, 光幕宽度为0.5 mm, 这样, 弹丸通过光幕时, 采集装置必须在这35 mm的路径之内对弹丸飞行坐标进行采集。设弹丸速度为2 000 m/s, 则弹丸从飞入光幕到飞出光幕的时间为17.5μs, 设置FPGA的采集间隔为20 nm, 这样, 在35 mm的路径中, FPGA已经对同一个弹丸的坐标值采集了875次, 绝对满足弹丸坐标数据的采集。但如果将这875次的数据全部传输给单片机, 不仅造成数据的拥塞, 还会给单片机的处理造成麻烦, 所以FPGA将这875次数据进行相或的运算, 得出一组数据, 这样不仅保证了准确度, 而且需要传输的数据量也不大。
对于AVR单片机, 使用的是7.372 8 MHz的晶振, 每个机器周期为125 ns左右, 为了使单片机不拖延FPGA的运行速度, 这里采用采集和处理相独立的方法, 单片机的处理速度不会影响到FPGA的采集速度, 因此不会影响系统性能。
系统是否能测连发, 关键是看第二发通过启动光幕之前, 系统是否已经对第一发数据处理完毕并复位, 即枪械的射频不能超过系统每秒处理弹丸数据的次数。假设弹丸的速度为720 m/s, 靶距为2 m, 则弹丸通过两光幕的时间为2.8 ms, AVR单片机采用7.372 8 M晶振, 系统一个时钟周期大约是0.14μs, 系统进入一个子函数需要3个时钟周期, 进入外部中断至少需要8个时钟周期。
在编写程序时, 为了节省单片机处理数据的时间, 系统对弹丸参数只进行简单的处理, 待全部打完之后, 由上位机发送信号, 使单片机对数据进行处理, 然后发送。这样就可以满足连发的测试要求。
此外, FPGA还有I/O口众多的优点, 弥补了其他处理器的采集端口不足的缺点, 如果要求测试的靶面较大, 可以采用FPGA拼接的方法, 利用多个FPGA并行采集, 系统的响应速度也不会降低。
3.2 仿真验证
FPGA工作的仿真图如图4所示, 在FPGA初始化后, 当ain不为0时, FPGA开始采集, 当ain再次回到0时, into发出下降沿, 单片机将cs拉低后, 在16个dclk脉冲之后, 将q信号读到单片机中。在整个系统中, FPGA独立完成数据的采集以及储存, 这样做的好处是可以发挥FPGA I/O资源丰富, 速度快的优点。
为了验证系统是否可以测高速连发弹丸坐标, 文中对单片机的程序进行仿真, 如图5所示。通过在AVR Studio软件上仿真可知, 从弹丸穿过截止靶, 系统开始接收数据, 到最后初始化完成, 等待下一发弹丸, 程序上总共用了122.21μs, 不足1 ms, 即只要枪械每一发的射出时间间隔大于1 ms, 系统就可以测试该枪械的连发弹丸参数。
4 靶场坐标测试实验
为了测试FPGA和单片机应用在激光测坐标靶中的性能, 进行了现场实弹射击实验, 用某半自动步枪发射直径为7.62 mm的子弹, 弹丸速度约为750 m/s, 通过串口显示阻挡Y轴探测器的路数。Y轴测试长度为125路信号 (可扩展) , 靶纸位置距光敏二极管阵列为2 m, 光幕宽度约为5 mm, 由于接收装置选用了直径为4 mm的光敏二极管阵列, 所以本系统的精度为±2 mm, 且子弹通过光幕最多遮挡两路信号。测试数据如表2所示。
从实际测得的10发子弹的弹着点坐标数据中, 可以看出, 弹着点分布于整个有效靶区范围内, 即在靶区的任何位置, FPGA和单片机都能够准确地显示坐标数据。
在试验数据中, 发现有部分实验数据和比对数据出现偏差, 其原因是因为每次子弹通过坐标纸后, 以相同直径的铁棒插进弹孔, 然后查看光敏二极管阵列中哪几路被挡光, 由于人为因素, 插入弹孔的铁棒不一定能与地面保证平行, 且不一定能准确反映子弹弹道, 所以应该以显示数据为准。
实验没有对连发弹丸进行弹着点坐标的测试, 因为在单发测试中已经表明, 只要满足FPGA的反应速度, 就可以准确地捕捉到弹丸的过靶信号。
5 结论
在对比文献[4]和文献[5]的基础上, 将现场可编程门阵列 (FPGA) 和单片机相结合, 用于激光光幕坐标靶测试。通过使用FPGA来代替众多编码器的串联, 同时利用单片机控制的灵活性对采集数据进行处理。
理论和实践都表明, 由FPGA和单片机组成的数据处理、采集装置应用在激光光幕测坐标系统中, 不仅继承了光电靶的众多优点, 满足不同尺寸弹丸飞行坐标的测试, 还解决了传统激光光幕测坐标靶的处理器I/O紧缺、处理速度慢等缺点。同时, FPGA和单片机可以应用在大靶面的坐标测试中, 同时保证较高的测试精度和较小的误差。
此外, 它不仅能测试弹丸的弹着点坐标, 还可以测试高速物体的飞行轨迹以及速度, 应用前景比较广阔, 在军事、反恐、安检、商业等方面都可以得到很好的应用。
摘要：针对激光光幕坐标靶测试中控制器I/O口不足的问题, 提出现场可编程门阵列 (FPGA) 和单片机相结合实现高速密集多路光电信号的并行采集与控制。采用FPGA作为光电开关信号数据的采集和存储装置, 单片机控制FPGA的工作, 并处理、显示数据。对7.62 mm弹丸的过靶坐标进行了测试实验, 结果证明, 基于FPGA和单片机的高速密集多路光电信号并行采集与控制系统解决了传统激光光幕测坐标靶的处理器I/O口紧缺、处理速度慢等缺点。系统具有响应速度快、灵敏度高、可拼接的优点。
关键词：激光测坐标靶,FPGA,AVR单片机
参考文献
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多路信号源 第5篇
相位检测是进行数据采集的基本任务。在光通信领域,相位调制技术由于成熟、稳定性高、实用性强,接收端的检测电路易于实现的优点,被广泛的应用。模拟技术的相位检测电路极为复杂,稳定性较差。单片机技术虽然克服了以上缺点,但测量范围小。随着FPGA技术的发展,采用单片机与FPGA芯片相结合的测量方案被广泛应用,以提高测量的范围。本文提出了一种基于FPGA芯片的具有频率和相位测量功能的高精度测量电路。该电路采用独立的FPGA芯片,并在频率测量电路中设置了量程自动转换功能,解决了数字频率测量中精度与范围的相互制约问题,使该电路具有很高的实用价值。
1 频率测量电路
如图1所示,频率测量电路主要由分频单元、控制单元、计数单元构成。其中控制单元是该电路的核心,主要完成的是清零(CLR)、门限脉宽/置数(LOAD)信号的生成。
本电路中采用了状态机来实现量程的自动转换,状态机根据计数单元提供的反馈信号决定下一个状态的跳转,从而输出不同的门限信号以实现不同频率段的测量。采用状态机来实现数据选择器的功能增加了电路的灵活性,从而提升了电路的自适应能力。
2 相位测量电路
2.1 数字测相原理
数字相位测量技术中最常用的是倍频法和过零检测法,本电路采用了过零检测方式。将两路方波信号进行异或运算,如图2所示,在被测信号X1的一个周期内,若f1计数值为N1,f2计数值为N2,则两路信号的相位差如下面公式所示。
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由于公式中不能体现出两路信号的相位关系,因此需要加入判向电路。如图3所示。在0°～180°的范围内,当Z1超前于Z2时DIR输出为高,否则DIR输出低电平。
2.2 相位测量电路图
如图4所示,相位测量电路主要有分频单元、控制单元、计算单元构成。其中控制单元与频率测量电路的控制单元所实现的功能基本一致。计数器单元采用的是两个同步计数器以计算相位差。
3 实验硬件及数据分析
3.1 实验硬件
根据以上各部分软件设计,采用Altera公司的EP1K30TC-144芯片之作了相应的硬件电路,对以上各部分的设计进行实验验证,为获得相位不同的两路同频信号,采用Altera公司的FLEX10K10芯片制作了信号源。
3.2 频率测量实验数据分析
由表1的数据可以明显地看出频率测量电路的最大误差不超过0.2%,测量误差成周期性随输入信号频率而变化,这种现象正是由于测量电路的量程自动转换功能所引起的。
3.3 相位测量实验数据分析
由表2的数据表明,相位测量的方差随频率的增大而增加,即频率越高,所得到的数据结果的不稳定性越大,但对于一个固定的相位差而言,所得数据的相对误差控制在0.9°以内。
4 结束语
基于FPGA技术,本文提出了一种具有较高精度的频率和相位测量方案。实验表明本文所提出的设计方案具有集成度高、稳定性好、精度高、扩展性强等优点。由于FPGA芯片输入时钟信号固定,因此相位测量的测量误差随被测信号频率增加而增大。
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多路信号源 第6篇
随着通信技术的高速发展,数字信号处理理论和方法已成为众多研究领域的重要研究基础,被广泛应用于航空航天,通信等领域。随着通信业务的增多,有限的频带资源难以满足日益增长的通信业务量需求。为提高高频段的应用,通信信号的带宽和频域不断增大,需产生更高频率的信号。因此,进行高频信号产生方法的研究具有实际应用价值[1]。
使用FPGA器件进行数字系统设计,不仅可以简化设计流程,而且可以降低整个系统的体积和成本,增加系统的可靠性[2]。鉴于此,本文基于多路并行插值技术,采用FPGA硬件平台进行了高频信号产生方法研究,并进行了仿真验证。
1 插值基本原理
2路插值原理如图1所示,a图表示在八分之π相位时相位抽取得到的相位信息,b图表示另一种相位抽取得到的相位信息,c图表示两种相位插值后得到的信号相位信息。
多路并行插值产生高频信号的思路为:首先产生N路低采样率高频信号分量,通过对各信号分量相位进行控制,确保每路信号分量以低采样率采出高频信号的M个相位,且信号分量间的采样相位彼此交错;通过将N路低速信号分量共N*M个相位按顺序依次进行插值,并输出至单个DA,使得DA输入端呈现采样率为N倍的高频信号,从而实现高频信号的插值。
2 多路并行插值高频信号发生器设计
2.1 整体结构
多路并行插值高频信号产生的整体结构如图2所示,共包含5个关键模块:DCM模块,BPSK调制模块,DDS模块,插值处理模块和DA转换模块。其中,DCM模块为其他各模块提供不同的时钟驱动;BPSK模块实现对高频信号的调制;DDS模块产生了8路DDS IP核和实现了相位控制;插值运算模块完成了多路并行插值;DA转换模块将数字高频信号转变为模拟高频信号输出。
2.2 关键子模块设计
2.2.1 插值运算模块
高频信号产生的关键在于插值运算模块的实现。DDS模块产生8路低采样率高频信号分量,频率控制字通过对各信号分量进行相位控制,每路信号分量以低采样率采出高频信号分量的8个相位。各信号分量的采样相位彼此交错,而OBUFDS是将标准单端口信号转换成差分信号。通过OBUFDS产生差分信号对进行插值。八路低速高频信号分量插成四路低速高频信号分量,差分信号对经过ODDR输出到DA转换模块,在DA转换模块中数字高频信号转换成为采样率为2GHZ的模拟高频信号。
2.2.2 bpsk调制模块
Bpsk调制模块的主要功能是对信息码与伪随机序列模二和后数据流的bpsk调制。输入时钟250MHz,伪码产生模块主要完成伪随机序列的产生,模块根据既定的伪码多项式和伪码初相在伪码时钟的作用下产生连续的伪随机数据流。设计采用模块式码序列发生器,它的模二在各级触发器之间,模二加的动作是同时并行的,延时小,工作速度高。
2.2.3 DDS生成模块
DDS生成模块包括产生8路DDSIP核和相位控制字,系统输入时钟频率CLK为250MHz,载波频率为150MHz,输入为30位的频率控制字。八路并行的DDS都以系统时钟频率工作,在系统时钟和频率控制字的作用下进行插值,产生高频信号。相位控制字模块为计算DDSIP核的相位控制字P1。
其中,(Bθ(n)为2n,n为30,k=0,1,2,3,4,5,6,7),载波频率为150MHz,采样频率250MHz,N为频率控制字位宽,根据公式算出频率控制字。
3 仿真验证
本设计采用XLINX XC6VLX240t-2ff1156 FPGA进行实现,调制方式采用bpsk调制,输入时钟250MHz,实现插值产生的150MHz信号的示波器显示结果如图3所示。
从图3可见,正确产生了中心频率为150MHz、带宽20MHz的直扩信号。
4 结语
本文在深入研究高频信号多路插值产生原理基础上,利用可编程逻辑器FPGA实现了基于多路并行插值的高频信号产生功能。可通过调节相关参数获得所需频率的信号。仿真结果表明,成功实现了稳定的高频、高精度通信信号。
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多路信号源 第7篇
在实际工作中, 经常需要测量出两路射频信号间的相位差, 在有些情况下还需要测量出多路射频信号之间互相的相位差。比如, 在相控阵天线系统中, 有时就需要一个相位差测量系统, 来实时监测天线阵列中各副天线上射频信号的相位差信息, 从而据此判断天线阵列是否工作在设定的状态, 以便在必要时对天线阵列上加载的射频信号的相位进行调整。
射频信号间的相位差的测量在实验室中可以使用示波器或网络分析仪来完成。如果使用数字示波器, 可以选择相位差测量功能直接读出两路信号的相位差。使用模拟示波器时, 可以采用李沙育图形法 (Lissajous Patters) 或Z-MOD法测量相位差[1,2]。网络分析仪只能离线测量一个两端口网络如一段电缆相对于参考电缆的相移量。测量时先用参考电缆校准网络分析仪, 然后测量待测网络相对参考电缆的相移特性。虽然示波器或网络分析仪在测量相位差时可以达到较高的精度, 操作上也不太复杂, 但是却并不适合用来进行多路射频信号相位差的现场实时测量。
本文设计了一种多路射频信号的现场相位差测量系统, 用于在现场实时测量出多路射频信号之间的相位差。该系统采用模拟乘法器芯片AD8302测量相位差[3,4], 在数据传输中采用CAN总线技术, 不仅可以实现相位差的现场测量[5], 而且测量精度高, 工作频带宽, 电路也较为简单。本文以测量四路射频信号的相位差为例进行说明。
1 系统组成及各部分实现
1.1 系统组成
多路射频信号现场相位差测量系统由现场部分和终端部分两大部分组成, 中间由传输介质将两部分连接起来。其中现场部分包含信号的前期处理、相位差测量电路和CAN总线智能模块, 终端部分则是一台安装了CAN总线通讯板的终端计算机, CAN总线的通信媒质为双绞线[6]。系统组成框图如图1所示。
信号流程如下:待测的四路射频信号经过信号提取和衰减等前期处理, 变成可以进行比较运算的信号, 经过现场相位差测量电路的比较, 得到与相位差相对应的电信号, 由CAN总线智能模块进行模拟量的数据采集, 经双绞线传送至终端部分, 进行数据处理和分析, 得到相位差的数值。其中, 信号的提取部分可以采用定向耦合器等来实现, 然后根据需要进行适当的衰减, 衰减量主要是依据相位差测量电路的输入范围来决定。
1.2 相位测量电路
在相位差测量电路中, 相位差的测量是由AD8302来完成的。AD8302是美国ADI公司推出的用于RF/IF幅度和相位测量的单片集成电路, 它利用对数放大器具有对数压缩功能的原理, 通过精密匹配的两个宽带对数检波器来实现对两输入通道信号的相位差测量, 其内部包含两个精密匹配的宽带对数放大器、一个宽带相位检测器、1.8 V精密基准源, 以及模拟标定电路和接口电路, 能够同时测量从低频到2.7 GHz频率范围内两个输入信号之间的增益和相位差[7,8]。
AD8302测量相位差的范围是0°～180°, 所对应的输出电压范围为30 mV～1.8 V, 输出电压灵敏度为10 mV / (°) , 测量误差小于0.5°。当相位差ΔΦ=0°时, 输出电压为1.8 V;当ΔΦ=180°时, 输出电压为30 mV, 输出电流为8 mA。与相位差对应的输出电压VPHS的响应方程为VPHS=VΦ[Φ (VINA) -Φ (VINB) ], 其中Φ (VINA) 为A通道的输入信号初相位, Φ (VINB) 为B通道的输入信号初相位, VΦ为斜率[7]。在默认测量模式下, 相位差的理想响应特性曲线如图2所示。
AD8302在测量时具有180°的相位差范围。该相位差范围既可以是0°～+180° (以90° 为中心) , 也可以是0°～-180° (以-90°为中心) 。根据AD8302的相位差响应特性曲线在0°～-180°和在0°～+180°时的斜率不同, 即可判定两个被测信号的相位差为正还是负。但是, AD8302的实际输出在相位差为180°时并不是0 V, 而是30 mV, 在180°附近时会有比较大的误差, 所以应当避免这种情况的出现。
1.3 相位差测量范围的扩展
信号间的相位差可能的取值是0°～360°, 但是, 如上所述, 单用一片AD8302无法区分出相位差是取0°～180°还是180°～360°的。如图3所示, 通过使用两片AD8302, 人为引入一个能够表征斜率的量, 就可以得出相位差的具体范围, 即对相位差的测量范围进行了扩展。A、B两路信号各自经过功率分配器进行一分二的处理, 除B1外另外三路信号连接到芯片AD8302的电缆长度相等, B1至芯片的电缆长度比另外三根长, 这样引入一段延迟。两片芯片AD8302进行相位差测量运算, 得到1、2两个输出结果, 其中输出2对应信号A与信号B的相位差, 即Φ (VINA) -Φ (VINB) , 输出1对应信号A与信号B经过延迟后的信号的相位差, 即Φ (VINA) -[Φ (VINB) +Φ′], 于是输出1对应的相位差应该比输出2对应的相位差小一个预定的值, 只要通过调整延迟线的长度, 使在工作频率处的延迟在90°以内, 就可以根据实际得到的结果, 找出两者在相位差响应曲线上的位置, 而不致产生不确定性。按照输出1对应的相位差比输出2小的原则, 就可以判断出A和B的相位差是小于180°还是大于180°了。
由于要测量四路射频信号间的相位差, 可以选定其中一路为参考信号, 另外三路都与之进行比较。由于每路信号都要进行一分二的处理, 因此被选为参考的信号要分为六路, 才能与另外三副天线上的信号进行比较。功分器部分要保证不引入新的相位差, 因此对每一路信号都必须进行同样的分配。分配方案框图如图4所示。其中功分器的未使用端要端接50 Ω的匹配负载。
为了在判断结果时不至出现前面所述的在180°附近误差较大的情况, 可以通过正确地选择延迟线的长度来实现。例如, 在图4中, 当信号1与2的相位差刚好为180°时, A的输出电压为30 mV, 30 mV对应的相位差为177°和183°, 与结果相差较大, 而在这一频率上延迟线引入的相位差为50° (这一点可以通过另外两路不在180°的射频信号比较中得出, 如C与D或E与F的差值) , 那么就可以通过B的输出为130°而得到正确的结论。因此, 延迟线的长度要保证在信号的整个工作频段内都大于6°, 但不至于达到90°, 比如在短波波段, 可以选择长度为2.0 m左右, 这一长度在3 MHz时对应7.2°左右延迟, 在30 MHz时为72°左右延迟。
1.4 鉴相结果的采集与传送
在现场进行相位差测量后得到的是一组模拟电压信号, 幅度为30 mV～1.8 V, 无法直接进行远距离传输, 采用CAN总线方式传输。CAN (Controller Area Network) 总线是全数字式现场控制设备互连总线, 能有效支持分布式控制和实时控制的串行通信网络, 是目前应用很广泛的一种现场总线技术, 已经有了很成熟的产品系列可以供选择使用。CAN总线的通信介质可以是双绞线、同轴电缆或光纤, 通信速率可达1 Mb/s, 通信距离可以达到10 km[5,6]。
在现场采用CAN总线的模拟量采集模块将数据采集并进行模/数转换后通过双绞线传送到机房, 在装有CAN通信模块的终端机上对数据进行最终的转化和处理, 即可得到最终的结果。
2 测量精度与误差分析
从上面的设计过程来看, 本相位差测量系统的测量误差主要来自于AD8302的测量过程和CAN总线的传输过程[9]。采用AD8302测量相位差时, 精确相位测量比例系数为10 mV/ (°) , 精确典型值小于1°, 测量过程引入的误差[7,10]为±0.5°, CAN总线智能模块输入精度引入的误差为±0.5°, 总误差为±1.0°。虽然芯片AD8302的输出最小电压 (在180°时) 不是0, 而是30 mV, 即对应相位差为3°, 可见相位差在180°及其附近3°范围内时误差较大可以达到±4°。这是由于AD8302自身输出特性造成的。但是, 如前所述, 在对相位差测量范围进行扩展时, 通过引入的延迟线的参考作用, 对测量结果仍能做出准确的判断, 只要延迟线的误差较小, 则总误差仍然可以控制在±1.0°附近, 而不会是±4°。
3 结 语
采用上述方法设计制作的多路射频信号现场相位差测量系统, 可以在现场实时测量多路射频信号相位差。由于系统的工作频带主要取决于芯片AD8302, 而AD8302的工作频带可以从直流到2.7 GHz, 通过适当调整延迟线的长度, 可以测量的射频信号的频率范围可以达到很宽, 而且相位差测量精度可达到0.1°, 测量误差为±1°, 电路简单, 易于实现。
摘要：设计并实现了四路射频信号相位差测量系统, 采用模拟乘法器芯片AD8302测量二路射频信号的相位差。设计了特殊的电路, 将基于AD8302的相位差测量系统的测量范围从180°扩展到360°。采用基于CAN总线的数据采集系统实现相位差的现场测量。该系统的相位差测量范围为0°360°, 相位差测量精度为0.1°, 误差约为±1°。该系统工作频带宽、电路简单、易于实现, 可用于需要实现远距离测量多路射频信号间的相位差的场合。
关键词：相位差,射频信号,AD8302,CAN总线
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