数字基带信号范文（精选8篇）
数字基带信号 第1篇
基带信号传输系统在目前的通信系统中占有较大的比重,如计算机通信、PSTN网络通信等。为了保证信号传输的质量和传输效率,不但要有一个理想的基带传输系统,同时还需要最佳的传输信号。
主要从两个方面进行讨论:一个是针对非理想信道即实际信道进行优化使之达到理想、最佳状态;另一个是在改进的传输系统基础上设计出一种能消除码间干扰的发送信号。
1 理想信道最佳基带传输系统
最佳基带传输系统为消除码间干扰且差错概率最小的传输系统。理想信道最佳基带传输系统应满足如下条件,即
undefined
式中,H(ω)为消除码间干扰的总传输特性。GT(ω)和GR(ω)分别为发送滤波器和接收滤波器传输函数;C(ω)为信道传输特性,理想信道C(ω)=1。
而实际信道其特性不可能是完善的、理想的,即C(ω)不是常数。但是如果能够测量C(ω)特性,且假设GT(ω)已给定,同样能够设计一个理想的、最佳基带传输系统。
2 实际系统最佳化、理想化设计
设H(ω)=GT(ω)GR(ω)C(ω)且发送信号功率一定。噪声为高斯白噪声。 为了获得最佳接收,即抗噪性能好,根据最大输出信噪比准则,要求
则有:
为使系统接近理想低通特性,同时还能消除码间干扰,需要在识别器前加一个特性网络,其传输特性为:
设信道总的传输特性为H′(ω),系统带宽为WHz,低通型。则有
式中,C为常数。(5)式说明此时系统已达到理想状态。同时H′(ω)也一定能满足奈奎斯特第一准则即
该系统模型如图1所示。通过分析得到,系统无码间干扰最高传输速率应为2WBaud;频带利用率2Baud/Hz。
3 最佳发送信号设计
图2是图1的简化系统,设系统H′(ω)输入为X(t),输出为Y(t)
不考虑噪声的影响,已知H′(ω)为理想低通形式,研究发送脉冲的设计。
设发送的基带信号为:undefined,当X(t)经过H′(ω)后输出为Y(t),则Y(f)=H′(f)·X(f)=X(f),f≤W,W为系统带宽。则有
undefined
当t=nTS时,抽样时刻应有:
undefined
若无码间干扰应有:
undefined
下面讨论X(f)具备什么条件能满足(9)式。将(8)式积分区间按1/TS划分得到
undefined
对式(10)做变量带换后应有
undefined
显然undefined是周期为1/TS的周期函数,因此可用傅里叶级数系数{bn}展开成
undefined
其中系数
undefined
比较(11)和(13)两式得到bn=TS·X(-nTS)。若无码间干扰应有
undefined
把bn代入(12)式得到
undefined
则式(14)说明了发送信号频谱应具备undefined才能消除码间干扰。
下面讨论X(f)具有什么样的频谱结构能满足(13)式。
讨论:①当TS<1/2W或RB>2W时undefined的频谱示意图如3(a)所示
信号频谱不重叠,无法实现undefined。
②当TS=1/2W或RB=2W时,undefined的频谱示意图如图3(b)所示。
由图4可见,只要信号的频谱为方波,undefined就能为常数,即叠加成一条直线,就能够消除码间干扰。但是方波频谱是理想的,实际中无法实现。
(3)当TS>1/2W或RB<2W时undefined的频谱示意图如图3(c)所示。
由图3(c)可见频谱发生重叠,若满足undefined,则要对发送信号的频谱进行严格的考究设计。经过分析得到,具有滚降的升余弦频谱能满足要求。其频谱表示式为:
式中,滚降因子0≤β≤1,则发送信号波形为:
undefined
4 结束语
通过上述对系统及信号的设计和分析可知:
①由于系统的改进是在最佳接收的理论基础上进行的,因此系统抗噪性能好。
②在识别电路前加一个特性网络使总的传输系统达到理想状态,当然该系统能够消除码间干扰,所以该系统为理想的最佳基带传输系统。系统无码间?干扰最高传输速率应为2WBaud,频带利用率2Baud/Hz。
③发送信号的设计是在系统达到理想状态条件下进行的,通过较详细的理论分析,得到具有滚降的升余弦频谱特性信号能消除码间干扰。另外在选择此类信号时,还需要选择合适的传输码型。
总之,通过分别对系统和信号的设计,可保证通信过程中完全能消除码间干扰,而且抑制噪声,可使通信质量大大提高。
摘要：码间干扰和噪声是影响通信质量的两个主要因素。针对实际信道进行了最佳化、理想化设计;并且在此基础上寻找到了能够消除码间干扰具有升余弦频谱特性的发送信号。利用该系统传输所设计的信号可大大提高通信质量。
关键词：码间干扰,基带传输系统,发送信号,频带利用率
参考文献
[1]樊昌信,曹丽娜.通信原理[M].北京:国防工业出版社,2007.
[2]曹志刚,钱亚生.现代通信系统原理[M].北京:清华大学出版社,1992.
数字基带信号 第2篇
摘 要：提出了基带信号发生器中CDMA2000无线传输技术的下行链路基带处理方案，给出了其数字基带处理原理框图，并详细介绍了设计过程中涉及的各种CDMA 关键技术及其软硬件实施方案。
关键词：CDMA2000；基带信号发生器；FPGA；DSP
1引言
第三代移动通信系统是为满足人们对宽带移动通信的要求而产生的，他除能提供传统的电路数据业务（语音和低速数据业务）以外还能提供最高达2 Mb/s的分组数据业务。CDMA2000技术是第三代移动通信系统的主要标准之一。本文主要探讨基带信号源中CDMA2000下行基带信号模块的实现方案。
CDMA2000下行链路物理信道分为2类：一类是公共物理信道，一类是专用物理信道。其中公用物理信道包括：导频信道、同步信道、寻呼信道、广播信道、快速寻呼信道、公共功率控制信道、前向公共控制信道、公共指配信道。专用物理信道包括：前向专用辅助导频信道、专用控制信道、前向基本信道、前向补充码分信道（RC1，RC2），前向补充信道（RC3~RC9）。CDMA2000下行信道基带处理过程如图1所示。
基本信息比特进行信道编码和交织处理后进行长码加扰以区分用户，然后数据流进行符号映射即将0变为+1，1变为1，经变换后的数据流再进行串并转换，即将串行数据变为并行数据，再经WALSH码扩频（区分信道），最后数据经基带滤波形成前向基带信号。
其中的信道编码和交织进行的处理又包括加1位的保留位或标志位，加帧质量指示（CRC），加8位尾比特或保留位，卷积/Turbo编码和速率匹配等一系列操作。如图2所示。
信道编码和交织处理过程如图2所示。在信息比特流加入了帧质量指示（循环冗余校验比特）和纠错比特，实现检错。对数据进行卷积/Turbo编码是为了对抗传输信道中的随机误差，提高信道传输性能。为了适应多种速率传输，信道编码方案中还增加了速率匹配功能。速率匹配是将传输信道上的数据比特打孔或重复，以便达到信道映射时传输格式要求的比特速率。在信道编码中，采用交织技术可分散突发连续错误，减少信道编码需要校正的连续错误，使连续误码离散化成随机错误以便利用前面的信道编码手段纠正。
2CDMA2000下行链路基带处理的关键技术 2.1卷积/Turbo编码
卷积编码属于信道编码，主要用来纠正码元的随机误差，他以牺牲效率换取可靠性，利用增加监督位进行检错和纠错，这对数字移动通信十分必要。如图3所示是编码效率R=1 /2，约束长度K=9的卷积码的原理框图。
Turbo编码是近年来倍受瞩目的一项新技术，他是在卷积编码、级联码和最大后验功率译码基础上的一种推广和创新,Turbo编码后的误码率(BER)近似为10-5，接近Shannon极限的性能，他不仅在信噪比较低的高噪声环境下性能优越，而且具有很强的抗衰落、抗干扰能力。Turb o码的优良性能受到移动通信领域特别是第三代移动通信体制的重视，所有的第三代无线接口标准都采用了Turbo编码。但因为Turbo编码实现复杂，所以他主要用于高速率数据信道，而卷积编码用于低速率话音信道。如图4为Turbo编码的原理框图。
2.2交织
对输入的数据进行交织可以改善码距分布。交织就是用某种一一对应的确定性方法重新排列二进制和非二进制序列顺序的过程，以此来随机化突发错误的统计特性，使得信道无记忆。交织技术是为了抵抗无线信道的噪声以及衰落的影响而采取的时间分集技术，他在接收技术中具有重要的作用，在编码过程中采用交织算法是为了对信息流进行纠错控制。交织技术分散了随机错误和突发错误，采用交织技术使成群错误趋向更随机地分布，改善了码组的误码率性能。下面仅给出对于前向同步和寻呼信道以及业务信道在RC1和RC2配置下的交织器数据输出地址的计算公式：
其中：Ai表示被读出符号的地址，i=1,2,…，N1，N表示交织器长度；［x］表示向下取整；imod j表示i对j取模；BROm表示y的m位比特反转值；m与j为交织器参数可查表得到。
2.3扰码
扰码技术即用PN码与已扩频码相乘，实现对信号的加密。扰码之间必须有良好的正交性。上行链路物理信道加扰的作用是区分用户，下行链路加扰可以区分小区和信道。42位长PN码的特征多项式如下公式：
15位的PN短码用于QPSK调制的I，Q支路的直接序列扩频，两支路的短PN码特征多项式分别为：
2.4扩频
扩频操作又叫信道化操作，即用一个高速数字序列(扩频码)与数字信号相乘，把数据符号转换成一系列码片，从而大大提高了数字符号的速率，增加了信号带宽。由信号理论知道，脉冲信号宽度越窄，其频谱就越宽，信号的频带宽度和脉冲宽度近似成反比，因此，越窄的脉冲序列被所传信息调制，可产生频带很宽的信号。扩频码序列就是很窄的脉冲序列。通过扩频操作信号频谱被大大拓宽了。在常规通信中，为了提高频率利用率，通常都是采用大体相当带宽的信号来传输信息，即在无线电通信中射频信号的带宽和所传信息的带宽是属于同一个数量级的，但扩频通信的信号带宽与信息带宽之比则高达100～1 000，属于宽带通信，这样做是为了提高通信的抗干扰能力，这是扩频通信的基本思想和理论依据。扩频通信系统扩展的频谱越宽，处理增益越高，抗干扰能力就越强。在接收端用与发送端完全相同的扩频码序列来进行解扩。
2.5基带滤波
基带部分滤波器就是脉冲成形滤波器(LPF)。由于输出信号是带宽受限的，所以扩频调制器的输出码片流要利用脉冲成形滤波器进行滤波。
2.6QPSK调制
QSPK正交调制器方框图如图5所示，他可以被看成是由2个BSPK 调制器构成。输入的串行二进制信息序列经串/并变换，分成两路速率减半的序列，电平发生器分别产生双极性二电平信号I(t)和Q(t)，然后用载波分别进行调制，相加后即得到QPSK信号。QPSK调制效率高，要求传送途径的信噪比低，非常适用于CDMA移动通信系统。其原理框图如图5所示。
3CDMA2000下行链路处理模块的实现
第一步在实现基带模块之前，首先必须根据应用系统的目标确定系统的性能指标、协议要求。
第二步是根据系统的要求进行芯片的选择，可供选择的芯片包括DSP，FPGA 和单片机。其中，DSP 芯片可单独完成整个基带部分的处理，典型的以DSP为核心的基带模块的主要特点 是方便的可测量性、单个信道的低耗费以及简便的软硬件升级性。也可选择DSP与FPGA 搭配使用，FPGA+DSP结构最大的特点是结构灵活，有较强的通用性，适于模块化设计，从而能够提高算法效率，同时其开发周期较短，系统易于维护和扩展，适合于实时信号处理。采用不同的芯片进行处理，会导致不同的系统性能，要得到最佳的系统性能，就必须在这一步确定最佳的芯片选择搭配。
在完成第二步之后，就是总体设计确定软硬件分工。基带模块的设计包括硬件设计和软件设计2个方面。硬件设计首先要根据系统运算量的大小、对运算精度的要求、系统成 本限制以及体积、功耗等要求选择合适芯片。然后设计芯片的外围电路及其他电路。软件设计和编程主要根据系统要求和所选的芯片编写相应的汇编程序，若系统运算量不大且有高级语言编译器支持，也可用高级语言（如C语言）编程。由于现有的高级语言编译器的效率还比不上手工编写汇编语言的效率，因此在实际应用系统中常采用高级语言和汇编语言的混合编程方法，即在算法运算量大的地方，用手工编写的方法编写汇编语言，而运算量不大的地方则采用高级语言。
硬件和软件设计完成后，需进行硬件和软件的调试。软件的调试一般借助于芯片开发工具，如软件模拟器、开发系统或仿真器等。硬件调试一般采用硬件仿真器进行调试，如果没有相应的硬件仿真器，且硬件系统不是十分复杂，也可以借助于一般的工具进行调试。系统的软件和硬件分别调试完成后，对软硬件进行系统集成。最后，完成系统调试。实现框图如图6所示。
4结语
本设计的基带信号发生器CDMA2000下行链路基带模块设计将移动通信中的各种关键技术融为一体，形成具有整体性的CDMA数字基带处理技术。在CDMA2000基带设计过程中融入了软件无线电的思想，提出了无线信号发生源CDMA2000无线传输技术的基带处理方案，设计出信号源数字基带处理的软硬件实施方案，实现时运用了FPGA+DSP这样一种灵活的现代电子技术方案。参考文献
数字基带信号 第3篇
现场可编程门阵列 (F i e l d Programmable Gate Array, FPGA) , 它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路 (ASIC) 领域中的一种半定制电路而出现的, 既解决了定制电路的不足, 又克服了原有可编程器件门电路数有限的缺点。
全球定位系统 (Global Positioning System, GPS) 是美国从本世纪70年代开始研制, 历时20年, 耗资200亿美元, 于1994年全面建成, 具有在海、陆、空进行全方位实时三维导航与定位能力的新一代卫星导航与定位系统。GPS以全天候、高精度、自动化、高效益等显著特点, 能为用户提供连续实时、高精度的三维位置、速度和时间基准, 使得GPS在航海、航天、测量、运动载体监控调度等诸多领域得到了广泛的应用。随着全球定位系统的不断改进, 硬、软件的不断完善, 应用领域正在不断地开拓[1,2,3]。
GPS卫星信号采用组合码调制技术。即将卫星导航电文经伪随机码扩频成为组合码, 再对L频段的载波进行BPSK (二相相移键控) 调制。采用这种格式不仅提高了系统导航定位的精度, 并且使系统具有很高的抗电子干扰能力和极强的保密能力。其中所用的关键技术是伪随机码扩频技术[4-5]。
载波是一种能携带调制信号的高频振荡波, 它的振幅、频率及相位都能随调制信号的变化而变化 (即振幅键控、频移键控、相移键控) 。GPS卫星使用两种不同频率的载波L1和L2, 其中L1载波由卫星中的艳原子钟所产生的基准频率 (f 0=1 0.23MHz) 倍频154倍而形成, L1的中心频率为1575.42MHz, 而载波L2由基准频率倍频120倍而形成, 中心频率为1227.6MHz.它们的波长分别为19.03cm和24.42cm用户需要通过对载波的多普勒频移测量来精确确定自己的三维运动速度, 所以要求载波具有足够高的频率。此外, 对于单频接收机来讲, 较高的载波频率也有助于削弱电离层延迟。提高接收机精度。在一般的扩频通信中载波的作用是传送调制信号, 当解调出信号后, 载波就不再起作用。但在GPS中, 载波本身也能当作一种精度很高的测距信号, 在高精度的GPS定位中常使用载波相位测量定位。
伪随机码 (Pseudo Random Noise Code) 简称PRN码, 是一个具有一定周期的取值0和1的离散符号串。它不仅具有高斯噪声所有的良好的自相关特性。而且具有某种的编码规则, GPS每颗卫星分配有专门的PRN码, 而且所有PRN序列相互之间几乎不相关。各卫星的信号便可以采用码分多址 (CDMA) 技术区分并检测。GPS的C/A码和P码, 都是由最长线性移位寄存器码序列 (简称M序列) 产生的伪随机测距码[2], GPS中所说的M序列是一种二元伪随机序列, 它有以下几个重要性质:
(1) 由n级移位寄存器所产生的M序列, 其周期为p=2n-1的序列, 其特征多项式必然不可约成为本原多项式 (primitive polynomials) 。
(2) 在每一个周期内, 0出现2n-1-1次, 1出现2n-1次, 1比0多出现一次。
(3) 对一个周期的M序列, 能够得到一个结构不变的另一个等价频移M序列。
(4) M序列的自相关函数为是双值函数, 其通用自相关函数表达式为:
TC为M序列的码元持续时间, 即码宽度, τ为码相位差, 其函数的波形可以看成二元M序列的自相关函数只有在码相位差为零时有一个最大相关峰值即为1, 离开τ=0时, 相位函数呈线性下降。而当|τ|>Tc时, 相关函数值恒为-1/p。这种变化有周期性, 是M序列很重要的特性, 利用它可以捕获和识别GPS伪随机码。
2 系统设计
2.1 系统基本架构
系统基本工作原理GPS模块加电后按NMEA0183协议输出定位、定时、导航数据。FPGA芯片接收来自GPS模块的数据, 经过处理后保存在存储器里, 然后根据用户的要求, 显示存储器里相应的数据。结构图如图1。
2.2 GPS模块器件选择
目前, 市场上比较常见的低价位GPS模块有:台湾鼎天科技的GPS模块RGM-3000;台湾飞鹰的GPS模块TFAG-10;深圳GPS专业服务的GPS模块JRT-18。
2.3 FPGA芯片选择
全球PLD/FPGA产品60%以上是由Altera和Xilinx提供的。可以讲Altera和Xilinx共同决定了PLD技术的发展方向。
XILINX:FPGA的发明者, 老牌FPGA公司, 是最大可编程逻辑器件供应商之一。产品种类较全, 主要有:X C 9 5 0 0, Coolrunner, Spartan, Virtex等。开发软件为ISE。
A L T E R A:九十年代以后发展很快, 是最大可编程逻辑器件供应商之一。主要产品有:M A X 3 0 0 0/7 0 0 0, F L E X 1 0 K, APEX20K, ACEX1K, Stratix, Cyclone等。开发软件为QuartusII。
显示器件可选择的有:彩色点阵液晶板、黑白点阵液晶板、黑白八段带小数点液晶板、数码管。
2.4 数据采集 (COM_R)
JRT-18输出的数据是按照NMEA-0183协议标准的串行数据, 数据采集单元负责将JRT-18输出的数据接收, 并转换成并行数据保存在输出寄存器中, 供后续单元使用, 一般情况下分4个进程完成:
(1) 接收控制进程, 该进程控制本单元一些状态寄存器的置位与重置。见流程图2。
(2) 计数进程, 该进程实现本单元需要进行计数的所有功能。其中采样脉冲要在JRT-18输出的每个数据位的中间稳定位置产生, 因为数据位宽度为1s/9600≈104.160μs, 当时钟为50MHz时, 产生采用脉冲的时钟计数器应该设置为104160/20-1=5207。
(3) 采样进程, 该进程负责将输入的串行数据转换成并行数据。具体流程如图4。
(4) 输出进程, 该进程在外部信号CS有效时, 将输出寄存器中的数据送到本单元的输出端口, 具体流程如图5。
通过这4个进程将JRT-18输出的串行数据转变成并行数据, 并且在接收完一帧, 即一个字节时, 输出数据准备好信息, 等待后续单元读取数据。当后续单元对本单元发出CS信号时, 本单元将把输出寄存器里的数据送到输出端口, 否则输出端口为全部高电平状态。
3 系统仿真
为了在Quartus II中进行仿真测试, 考虑到仿真速度, 有必要将时钟计数器的值改小, 这一改动不会影响代码的正确性, 只要在系统整合时改回正确的值即可 (在后面的设计中遇到修改计数器值时, 也是在不影响代码正确性的前提下, 为了提高仿真速度而进行的) 。现在虚拟一个串行输入信号, 其数据位宽度为32个脉冲, 故将时钟计数器设置为31。
图6为串行数据仿真采集波形图, 其中C L K, C S, R S T, R X D为输入信号, C L K是50MHz的时钟信号, RST是重置信号, CS是输出使能信号, R X D是虚拟的串行数据。
仿真结果见图7, 图中DATA＿OUT为数据输出端口;B U F＿A为输入寄存器;BUF＿B为输出寄存器;CLK＿SAMPLE为采样脉冲;C O U N T＿T＿E N为时钟计数器使能寄存器;C O U N T＿D＿F U L L为数据位计数器满标志寄存器;COUNT＿D＿FULL＿LAST为数据位计数器满标志前状态寄存器;R E A D Y为数据准备好输出信号。由图可知, 在接收到串行数据起始位后, C O U N T＿T＿E N能够正确反应, C L K＿S A M P L E也有规律地产生, BUF＿A中的数据受CLK＿SAMPLE控制而变化, R E A D Y信号在接收完一帧数据后正常发生, B U F＿B中的数据都正确。
图中C S信号为高电平时, D A T A＿O U T正确输出B U F＿B中的数据。仿真结果说明, 本单元代码设计成功完成, 可以转入下一单元代码的设计。之后要考虑捕获的卫星颗数、数据帧长度而存储器 (memory) 设计。写地址控制 (writer) ;接收数据处理 (reader) 键盘、状态控制 (controller) ;显示控制 (displayer) 等方面的设计, 本文由于篇幅所限就此省略。
4 结束语
利用虚拟仪器技术对通信类进行仿真分析与设计, 打破了以往实验中学生在特定的空间内, 运用真实的实验仪器设备完成一些规定的实验项目的教学模式。虚拟仪器技术不受时空限制, 只要有一台电脑, 学生在寝室就可以做实验, 该文应用常见的EDA工具Quartus II对GPS接收机的数字基带前端信号处理仿真, 实现了载波NCO、码NCO、C/A码发生器、积分清零器等核心模块的FPGA设计, 各模块软件和硬件的仿真结果证明该方法具有人机交互界面友好, 是解决目前通信实验设备紧张的有效方法.该具有成本低、效率高、设备损坏率低的特点, 同时可提高学生的综合应用能力和创新能力。
参考文献
[1]黄飞, 冯永新, 郑晓琳, 张迪.GPSP码捕获处理器中信号传递的策略与实现[J].沈阳理工大学学报.2007 (2) , 75-79
[2]章潋, 秦会斌.基于FPGA伪随机码发生器的实现[J].电子与封装.2008 (2) 43-46
[3]石阳, 刘光斌.基于FPGA技术的GPS卫星数字中频信号模拟器设计[J].2007 (6) 75-77, 89
[4]于大卫, 董辉, 李丹丹.基于FPGA的软件无线电中抽取器的设计与实现[J].电子元器件应用.2008 (3) 51-55
数字基带信号 第4篇
关键词：Gardner算法,位同步,内插,误差检测
同步指收发双方在时间上步调一致,在数字通信系统中,位同步是一项重要的技术。由于信号在传输过程中所产生的延时一般未知,再加上噪声、多径效应等影响,导致接收端收到的信号与本地时钟信号不一致。而位同步作用就是跟踪每个码元的最佳采样点以进行判决。当输入信号偏移时,会根据本地时钟和接收信号间存在的定时误差调整NCO,使其输出的采样时钟跟踪最佳采样点。按照处理方式的不同,可分为模拟方式、半数字方式和数字方式。
传统的数字接收机通过提取接收信号中的时钟信息再调整采样时钟,即同步时钟恢复。在全数字接收机中,一般采用独立于发送端的时钟对接收信号直接采样,再通过插值运算得到信号在最佳判决取样时刻的近似值,这种方法称为异步时钟恢复。其中一种典型的处理算法就是Gardner算法。该算法优点在于不需要改变本地采样时钟,可适应较宽速率范围的基带信号,因而具有传统方法不可替代的优势。
1 Gardner算法实现
在当今高速宽带数字通信中,通常采用异步时钟恢复来适应较宽速率范围的基带信号位同步。其中比较典型的就是Gardner算法,其原理如图1所示。结构主要由内插滤波器、定时误差检测器、环路滤波器和控制器构成,通过内差调整在不改变本地时钟频率条件下实现位定时同步。根据对输入的非同步采样信号采用内插公式计算得出正确的采样值输出,该采样值即本地时钟频率与接收信号频率同步情况下的采样值。
1.1 内插滤波器
接收机接收到射频信号经下变频到中频,中频再解调(载波解调)得到基带信号,即为输入信号x(t),设其码元时间间隔Tb,且x(t)频带有限。接收机对再经过本地固定时钟频率采样,得到数字信号x(m Ts)。令本地独立时钟采样时间间隔为Ts,内插滤波器h1(t),假定Tb/Ts为无理数。当采样信号x(m Ts)输入h1(t),计算k Ti时刻的内插值y(k Ti)=y(k)。其中,Ti与Tb同步,Ti=TbK,K是一个小的整数。
采样信号x(m Ts)=x(m)通过内插滤波器h1(t)后,输出信号
在时刻t=k Ti对输出信号y(t)进行重采样,可得
对序号重排序,定义:
式中,uk为误差间隔,决定内插滤波器冲激响应系数,其范围有uk∈[0,1];mk为插值基点,决定输入序列中参与运算的采样点,由插值时刻k Ti决定;重采样后输出采样点是(mk+uk)Ti,int[z]表示不大于z的最大整数,k Ti和uk的信息由内部控制器反馈得到。
最后得到:
即为数字内插滤波器基本方程,mk和uk表示了Ts和Ti之间的关系,如图2所示。
插值点位置k Ti与与第m个采样点位置差ukTs,即为所需要的小数偏差。
进一步可利用拉格朗日插值算法计算出内插值。典型的基于N点样本集的拉格朗日插值公式为:
当N=4时,插值滤波器可采用立方插值滤波器,具体系数为:
从而推导出:
1.2 定时误差检测
Gardner算法的定时误差检测结构(TED)如图3所示,在对基带数据采样后,进行串并转换和I/O分路运算,并对得到的I(k)和Q(k)信号进行一个样点的延时从而得到I(k-1)和Q(k-1),利用两码元交界处的采样点I(k-1/2)和Q(k-1/2)送入误差计算单元,I(k-1/2)表示判断误差。
在理想情况下,I(k)-I(k-1)=0(前后码元相同)与I(k-1/2)=0(前后码元不同)这两种情况必定有一种出现。但是如果抽样不理想,则两式均不为0。同时,Q路的误差方向和I路的相同,从而形成了定时误差公式:
定时误差信号e(n)经过环路滤波器到达数控振荡器NCO,控制NCO使采样前移或后退一个脉冲,以趋于理想的采样点。
1.3 环路滤波器
环路滤波器在该系统中作用旨在滤除定时误差信号的高频分量,平滑信号以及将e(n)转换成数控振荡器NCO需要的附加相移值。
该滤波器是模拟一阶有源比例积分滤波器的数字化实现,传递函数为:
其中,G0为NCO增益;Gd为TED增益;BL是滤波器噪声带宽;阻尼因子ξ=0.707。给定BL就可以针对不同码速率1/Tb设计环路参数。环路滤波器中乘法运算采用移位方式实现以减少资源占用,处理后的误差信息传送给控制器部分。
1.4 控制器
控制器的作用是根据TED信号,调整插值频率1/Ti和误差间隔uk,并输出同步信。控制器包含NCO(数控振荡器)和)1误C差2间(u隔)x计(m算k两2个)部分。
NCO的作用是给插值滤波器提供控制信号以及生成重采样时钟信号。由于NCO用于对重采样时钟信号和输入信号采样时钟为Ts的输入信号采样,所以NCO的工作时钟与本地独立时钟间隔Ts一致,生成的重采样周期与输入信号同步为Ti。当NCO寄存器溢出一次表示执行一次重采样。每次NCO寄存器过零点的时刻(mk+1)Ts为内插滤波器进行一次运算。NCO寄存器深度为1,设当前mkTs时刻NCO寄存器值为η(mk),NCO控制字W(mk)。W(mk)是一个正值小数,由环路滤波器输出值确定。则得到NCO差分方程:
同时对于控制器中误差间隔uk有:
从而得到插值位置为:
由此,通过NCO提取出了内插滤波器的控制参数。
2 算法仿真
利用MATLAB编程对系统算法进行验证。
系统稳定后得到采样频率误差估计值是PPM=399.9533,而实际PPM=400,可以看出二者十分接近。
3 结语
由于在高速宽带数字通信中,本地时钟频率和实际接收信号频率难免存在偏差,会导致接收信号解码混乱。因而信号的位同步将采用异步同步方式,在内插器对信号进行插值时,利用Gardner算法计算正确的插值位置,即最佳观测点,并且最终确认最佳值的大小。
Gardner算法在进行位同步提取时对载波相位不敏感,实现结构简单,需要样点少,广泛应用于位同步技术。
参考文献
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数字基带信号 第5篇
1卫星导航基本原理
卫星导航在对用户位置进行确定的过程中, 首先需要对接收机与导航卫星之间的距离进行确定。P是二者之间的距离, 接收机能够对其进行接收, ing对卫星导航信号进行跟踪, 信号传输的时间t可以被测量, 卫星导航的具体实现需要应用光速c来乘以t。卫星导航实际运行过程总, 测量出来的用户位置通常以三维的形式表现, 通常情况下, 对其进行表示的过程中需要利用 (xu, yu, zu) , 在对一维和二维位置进行确定过程中应用的方式, 对三维方式同样适用。
由于 (xu, yu, zu) 是代表三维位置的, 因此计算过程中拥有未知数三个, 这就需要对四个距离的方程进行, 本文在展开研究的过程中, 假设偏差不存在于卫星系统和接收机两个时钟之间, 此时在进行技术的过程中, 只要同时对四颗星进行跟踪即可。实际生活中, 地面或离地面很近的地方是用户接收机所处的位置, 因此应用四组方程可以获得两组解, 此时在对接收机位置进行确定的过程中, 应当应用近地面的解。
卫星信号的捕获和接收是由接收机完成的, 这一过程中可以对信号传输的时间进行确定, 并可以对伪距进行计算。当导航数据帧被接收机接受, 卫星轨道信息的确定需要解帧, 而这一过程中还能够对卫星现阶段所处的位置进行计算, 从而确定自身位置。在这种情况下, 设计接收机过程中, 最重要的模块就是跟踪和捕获模块。
2接收机捕获算法
2.1循环相关捕获算法
循环相关捕获法在应用过程中, 是建立在FFT基础之上的, 这一过程中对周期性在伪码中的体现进行了利用, 同时还结合应用了循环卷积原理, 促使并行搜索可以在伪码相位中得以实现, 提升了捕获的速度。
循环相关捕获算法实施过程中, 对应频域在时域卷积中的乘积进行了应用, 并假设对中频信号进行输入后可以经过载波剥离, 即:SI (t) =p (t) cos (wt) 、SQ (t) =p (t) sin (wt) 。
由此可知, 卷积表达式同以上乘积的结果类似, 在对卷积定理进行应用的过程中, 频域相乘对应时域卷积, 因此在对积分进行计算的过程中, 首先应当对DFT变换在SI (t) 、SQ (t) 以及PL (t) 中的体现进行计算, 促使频域乘积计算来替代时域卷积计算, 并将其结果应用IDFT进行转变, 促使时域积分结果得以实现。例如, 针对一号卫星在GPS中的体现, 如果对其数据跳变以及载波多普勒产生的影响进行忽略, 那么将噪声在伪码中进行输入, 则可以得到-17d B的信噪比和频率采样40MHz。如果FFT变化为40000点, 那么循环相关结果可以在Matlab仿真的基础上得以体现。
FFT算法在循环相关算法中的应用, 能够促使运算量极大的降低, 并在IFFT的作用下, 有效对比门限值同输出结果之间的差异, 提升捕获功能的速度。针对FPGA来讲, 为了将采样率进行降低, 可以应用抽取滤波的方式, 促使数据量有效减少, 并保证资源消耗在FPGA当中有效降低。实现系统的过程中, FFT模块必须存在于每一个系统当中, 在对时分复用进行应用时, 可以促使3次FFT计算在算法流程中得以完成, 促使FFT模块应用的次数减少, 促使占用比率在存储器以及逻辑资源中得以明显降低, 提升算法实现的可能性。
2.2结果显示
GPS和GLONASS在接收机软件中的应用, 能够促使双系统同时捕获得以实现, 在对循环相关标识进行中断查询的过程中, 需要对DSP进行应用, 循环相关算法逻辑模块存在于FPGA内部, 对其的控制可以通过读写操作来实现。在显示界面对捕获结果进行显示的过程中, 串口的应用能够促使结果一秒钟更新一次, 从而实现实时更新的功能。
GLONASS系统在对测试结果进行捕获的过程中, 需要应用到十二个通道, 现阶段捕获跟踪的相关卫星可以通过卫星号进行表示。一个频道号由两颗GLONASS卫星进行对应, 因此在进行捕获的过程中, 必须以频道号为主, 无法对具体的卫星号进行确定卫星号的确定需要在对卫星帧数据进行接收以后才能够确定。在实际应用过程中, GLONASS系统仍然存在一定的缺陷, 如较差的卫星覆盖能力等, 在二十四小时中, 能够产生较大变化的可见星数量, 具有效统计显示, 该系统运行过程中, 最多一天中能够对九颗卫星进行捕获, 而最少只能够对一颗卫星进行捕获, 严重者甚至无法对一颗卫星进行捕获。
在长时间的检验过程中, 循环相关算法的可行性以及科学性得到了证实, 同时该算法应用过程中的具体参数也可以被有效确定, 从长远的角度来看, 拥有重要的应用价值。
3结论
综上所述, 近年来, 人类文明不断进步, 卫星导航的应用范围越来越广泛, 我国在积极进行科学研究的过程中, 必须增加对卫星导航领域的投入。在卫星导航系统当中, 基带信号处理处于其中间环节位置, 能够对卫星导航功能起到决定作用, 在这种情况下, 本文从接收机捕获算法角度出发, 对卫星导航基础上的接收机基带信号处理技术展开了研究, 希望对我国科技研究的进步起到促进作用。
摘要：本文首先对卫星导航基本原理进行了简要介绍, 并从接收机捕获算法角度出发, 对卫星导航基础上的接收机基带信号处理技术展开了研究。
关键词：卫星导航接收机,基带信号处理,技术
参考文献
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数字中频化扩频基带系统设计与实现 第6篇
跳频通信系统[1]作为扩频通信体制中的一种重要类型,以其出色的抗远近效应、抗干扰能力,在军用、民用通信领域中得到了广泛的应用。跳频通信的频率受伪随机码(跳频序列)控制不断跳变(跳频图案),跳频图案可以设置几千乃至上万个,收发两端只要跳频图案一致,跳频时间同步,就可在信息传输过程中不断跳变空间信道,实现跳频通信。
衡量跳频通信系统性能的主要指标有:跳频速率、跳频图案、跳频频道数目、跳频频带带宽、最小跳频间隔、初始同步时间以及同步最大时差等。其中,跳频速率是衡量跳频系统最重要的指标,通常用一秒钟内载波频率跳变的次数来表示,跳频速率越高,抗跟踪式干扰的能力越强。但是,跳频速率受到通信信道和元器件水平的限制,通常跳频速率大于1000 Hops/s为即为高速跳频系统。在一个跳频周期内,跳频图案相邻两个载频之间频差绝对值中最小的频差叫做该跳频系统的最小跳频间隔,只有最小跳频间隔尽量大,才能充分体现跳频通信系统的抗远近效应、保密性强的特点。从跳频发射机开始发送初始同步信息到跳频接收机实现与发射机同步并进入跳频通信状态所需的时间,称为初始同步时间,越短越好,一般要求不大于5s。
近年来,随着半导体工艺和计算机技术的发展, 数字信号处理芯片(Digital Signal Processor,DSP)、现场可编程门阵列 (Field Programmable Gates Array,FPGA)、直接数字合成器(Direct Digital Synthesizer,DDS)等现代信号处理芯片越来越成熟和普遍使用,使得先进的信号处理算法得以在数字域中实现;加上数字化锁相环和锁频环可明显改善相应模拟环存在的诸如直流漂移、温度、部件饱和、非线性等弱点,因此以前只能理论研究的高速跳频技术有了电子集成物理实现的可能,而且系统的各项性能指标也有了大幅提升的可能。
2 扩频通信系统的中频数字化架构
本中频数字化扩频通信系统的发射系统硬件集成架构如图 1(a)所示。信源信息进入DSP进行信道编码;随后DSP根据编码结果使FPGA能控制DDS在数字中频段产生跳频信号;最后混频器把频率搬移到射频,经过高频放大器放大后发射。
接收系统硬件集成架构如图 1(b)所示。天线将接收到的信号经过高频放大器放大后,与第一本振混频,产生第一中频信号;DDS受DSP控制,作为第二本振,与接收到的跳频信号按相同规律跳频(但频率差一个中频),此时就得到了固定中频,也即完成解跳;随后,对信号进行中频采样,在数字中频域中利用FPGA中受DSP控制的正交NCO(Numerically Controlled Oscillator)实现数字解调;得到的结果在DSP中进行信道解码,恢复原始信息,送到信宿。
由图 1可以看到发射/接收系统中,FPGA是数字中频架构硬件的逻辑载体,完成基带信号采样后的混频、滤波等操作及对DDS、ADC等外部逻辑的控制;DSP是数字中频架构的中央处理单元,控制FPGA内部逻辑以及DDS、ADC等逻辑单元完成跳频通信系统基带部分的发射与接收以及一系列计算任务;高精度时钟源为整个数字中频系统提供数字时间基准,并由DSP、FPGA、DDS等器件内部数字锁相环倍频后为各器件提供主时钟。
3 系统内部数据通信协议设计
由图 1可以看到,本中频数字化集成系统的核心器件是DSP和FPGA,之间接口如图 2所示。
FPGA的逻辑设计采用OnChipBus+UserLogic的SOPC(System On Programmable Chip)设计思想。其中OnChipBus采用Avalon总线 (Avalon交换结构是Altera公司提出的一种在可编程片上系统中连接片上处理器和各种外设的互联机构,是一种同步总线,包含完善的总线仲裁逻辑,并针对自身产品进行了逻辑优化[8])。但是,Avalon总线和TMS320C54x系列DSP的外部存储器异步接口时序不兼容,为此,专门设计了Bus Bridge接口模块以辅助实现总线逻辑仲裁:模块一边是DSP EMIF的从接口(Slave Interface)连接到DSP的EMIF并映射到DSP IO空间;另一边是Avalon总线的主接口(Master Interface),连接到Avalon总线,从而实现两种总线间数据的透明传输。
FPGA内部逻辑采用模块化的设计思想,每个逻辑模块都包括AvalonSlaveInterface、RegisterFile和UserLogic三部分。其中, AvalonSlaveInterface是AvalonBus的从接口逻辑;RegisterFile是寄存器组逻辑,通过Avalone总线映射到DSP相应的IO地址空间;UserLogic用于实现用户逻辑,其功能完全由RegisterFile的内容决定。
各个模块独立工作,模块之间的通信通过片上总线进行,增加了设计的灵活性,便于维护和扩展,并可以利用SOPC Builder工具完成系统的集成。
4 系统关键模块设计与实现
4.1 跳频器模块设计与实现
跳频速率是衡量跳频系统最重要的指标,其物理实体即为跳频器。本数字中频系统利用DDS实现跳频器。时钟经过DDS内部锁相环倍频后作为DDS的主时钟。数字接口采用SPI (Serial Peripheral Interface)接口。为了适应该接口,在FPGA中设计了DDS Controller逻辑,完成所有时序和数据格式的转换。DSP仅通过读写DDS Controller中的寄存器即可实现对DDS的所有操作。DDS Controller作为从设备,一端挂在Avalon总线上,另一端和DDS SPI接口相连,包括Avalone总线从逻辑和SPI接口时序两部分。
DDS的输出端采用了互补电流输出,经过变压器耦合并通过低通滤波器后得到基频信号。其硬件逻辑具体实现如图 3所示。
4.2 跳频图案模块设计与实现
跳频序列是决定跳频通信系统跳频图案的伪随机序列,要求循环周期长、最小码距大、随机性强。本系统在FPGA中实现理论研究最完备、易于产生的m序列作为跳频序列[1]。
在DSP中,利用对偶频道法[4]控制最小跳频间隔,算法主要思想是:判断相邻两次生成的m序列的码距是否符合要求,若不符合最小码距的要求,则跳到此次生成码的对偶频道上去[7]。DSP中算法流程如图 4所示。
4.3 调制/解调模块设计与实现
完成跳频器和跳频图案设计后,即可根据跳频图案控制跳频器来实现载波频率跳变——根据跳频图案改变DDS的输出频率——实现信号的跳频调制。
本系统采用有较高的接收灵敏度和频率分辨率相干解调方式,其核心是设计正交解调电路。图5给出数字中频域的正交NCO相干解调逻辑原理图。
图中ACC为32bit相位累加器,Sub32提供π/2的相位平移得到Q支路的波表地址,Lanch32使相位累加器的输出结果延时一个时钟周期,保持I、Q支路严格同步(Sub32的运算会使Q支路延时一个时钟周期)。双口ROM存储余弦表,同时产生I支路和Q支路的波形。该正交NCO采用了全同步、流水线设计,可保证在40MHz主频下稳定工作。
正交NCO、数字混频器和低通滤波和采样调整模块共同构成了解调单元:Demodulation Logic模块,其在集成系统中的逻辑位置如图 6所示。
4.4 同步模块设计与实现
扩频通信系统中,接收端DDS产生的跳频信号必须与发送端DDS产生的跳频信号严格同步才能正确解跳以得到固定频率的中频信号,进而进行信息解调。实际应用中,由于收/发信机间距的不确定,导致时间差异;加上振荡器频率漂移、多普勒频移等因素引起的收/发双方频率上的差异。同步的过程就是消除上述时间和频率差异的过程,以保证收发双方载波、码元、帧结构的一致性。
同步是扩频通信系统的核心技术,包括载波同步、位同步和帧同步(跳频图案同步)。三种同步相辅相成,只有互相有机地配合起来,整个扩频通信系统才能稳定地工作。
本系统采用2FSK调制/解调方式,所以只需在接收端提供一个与所接收到的载波信号同频的本地载波信号即可,因而可以不进行载波跟踪,直接通过设置频率合成器的频率控制字实现收发同频即可实现载波同步。
位同步以解调电路为基础(见图 6),通过判决接收端抽样时刻和接收信号码元在时间上的偏移程度即可判决系统是否达到位同步。为了实现超高速跳频所需的高速码率,系统位同步运算通过FPGA硬件完成。图 7(a)是没有同步时的示波器波形图,图 7(b)是同步后的示波器波形图。通道一(上)是发送端的发送脉冲,通道二(下)是接收端的位同步脉冲。位同步以后,接收端的位同步脉冲和发射端的发射脉冲完全对齐,波动范围不超过1us, 最大偏移不超过码元宽度的4%。图中:时间:5us/格;电压2v/格(上);电压2v/格(下)。
数字信号的码元序列以帧为结构,只有从接收的码元序列中正确识别一帧的起始,才能保证传输信息的正确复原。通常把与帧起始时刻相一致的定时脉冲序列的获取称为帧同步。跳频图案同步是指接收方的跳频图案和发射方跳频图案保持一致的过程或状态。在跳频通信系统中,帧同步和跳频图案同步概念相似,有时不加区分。
(a) 位同步前的波形 (b) 位同步后的波形
本系统选用13位巴克码{1,1,1,1,1,-1,-1,1,1,-1,1,-1,1}作为帧同步信号。采用同步字头法的扫描驻留同步法实现帧同步[1]。图 8是FPGA中信号跳频图案同步示意图。
最上方信号是发射端跳频序列的波形;中间信号是接收端跳频序列的波形;最下方是帧同步信号。当识别到巴克码时,帧同步信号出现一负脉冲,完成接收端调频序列发生器反馈系数和初始相位的加载。由图可知:
(a) 接收端跳频序列和发射端跳频序列变化规律一致,跳频图案同步成功;
(b) 最小码距满足要求,通过对偶频带法得到宽间隔跳频序列成功。
5 结论
本文对扩频通信技术及基带各关键模块进行了深入探讨和分析,给出了数字中频化的高速跳频通信系统的集成设计与实现
系统以DSP为中心控制单元, FPGA为硬件逻辑平台,DDS为频率合成器,采用2FSK调制解调方式,超前滞后支路的位同步方式,同步字头法跳频图案同步方式,以m序列作为跳频序列,辅助对偶跳频间隔控制手段,实现了高速、宽间隔跳频通信系统。系统达到40k跳/s的跳频速度,1024个跳频频道,108MHz～189.84MHz的跳频频带,400kHz的最小跳频间隔,小于0.5s的初始同步时间以及小于30s的同步最大时差。
本高速跳频通信系统和同类系统相比最大的优势体现在它40k跳/s的超高速跳频速率和近百兆的跳频带宽上。通过和国内外类似系统进行比较,40k跳/s的跳频速率处于技术领先位置。各关键模块性能优良,接口一致且工作稳定,可以灵活组合成多种数字通信系统的基带部分。相信本文对今后数字通信系统基带部分的集成设计、研究和实现具有很强的借鉴意义。
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数字基带信号 第7篇
射频功率放大器本质上都是非线性的, 其输出信号中包括非线性失真引起的失真信号。此外这些功率放大器都是有记忆效应的, 主要的记忆效应有:
(1) 热学记忆效应:由器件内部热电耦合产生, 器件内部温度的变化将引起器件部分热学、电学参数的变化, 从而引起器件的非线性特性的变化。
(2) 电学记忆效应:主要指是MESFET放大器在调制频率的作用下的幅度和相位失真, 放大器在调制信号包络的作用下, 其栅节点阻抗等特性发生了变化。
如图1所示有记忆功放的输出不仅和现在的输入信号相关, 也和过去的信号相关。
2 总体方案设计
本系统里数字预失真的方法[1,2,3,4]解决高功率功率放大器的有记忆非线性失真问题。如图2所示, OFDM信号通过天线作为输入口 (其中输入的OFDM信号的带宽为8MH) , 经过射频滤波器抑制带外部分杂散噪声的干扰。通过模拟混频器将射频信号变换成57.6MHz的中频信号, 利用LC中频滤波滤除高频分量。最后ADC选择位长为14位, 采样率为76.8MHz的模式来采样中频信号。
经过ADC后的信号通过NCO (Numerically Controlled Oscillators) 模块下变频成零中频复基带信号, 利用半带滤波器滤除高频镜象。然后发送到对应的数字信号处理模块, 作相应的处理后发送给预失真模块 (图中暗影部份) 。经过预失真处理后送入上变频和DAC等。最后发给功放放大输出。
其中预失真部分结构由几部分组成。经过功放后的信号先用耦合器耦合, 然后经过衰减器。最后经过射频滤波和模拟下变频等模块后从ADC进入FPGA。经过模数转换的信号进行后下变频变成复基带信号然后经过预失真模块 (白色预失真模块) , 得到的结果与其对应发送出去的并经过匹配延时的信号 (暗影预失真模块) 作差。把误差送到LMS模块对权系数进行更新。在系统消除功放非线性特性的过程中, 误差会逐渐接近零值。这时候自适应更新模块就会进入跟踪状态。
3 预失真系统原理
对于预失真的系统组成有两种方式可以构造。一种是首先确定功放的参数, 然后再找出相应的反变换。然而, 非线性系统的反变换是非常难于获得的, 所以另一种方法是用非直接的训练结构来直接设计预失真器。这种方式的优点它不需要知道功放的模型和参数的估计。在图3中给出了这种非直接训练方式的结构。
在图中, 预失真模块2的输入是由功放耦合衰减后反馈的反馈信号y (n) , 是它的对应输出。实际上, 预失真模块1和预失真模块2的构成是完全一摸一样的, 即预失真模块2是预失真模块1的拷贝。在理想情况下, 我们希望, y (n) =Gu (n) , , 而且误差e (n) =0, 其中G是一个增益常数。利用相应的更新算法让|e (n) |2趋向零, 同时找出对应的权系数, 以达到预失真的目的。
在更新训练过程中, 预失真模块采用的是记忆多项式的模型[1], 而有记忆多项式的模型可以用以下式子描述。
其中
利用最小均方算法有
可见利用直接预失真训练模型和最小均方算法来实现的话, 可以使得系统结构变得比较简洁和容易实现。
4 方案仿真
下面使用一个8MHz的OFDM调制信号作为系统的原始输入信号。并利用Wiener-Hammerstein模型来构建一个有记忆的非线性功放模型来对自适应数字预失真系统仿真, 其中功放模型结构为
其中
前置和后置线性滤波器分别为
非线性多项式为
非线性多项式对应权系数
对应的仿真结果图为
可以看出原始OFDM信号本身的峰值跳变很大, 这种情况下如果没有采取功放线性化的措施时, 为了避免非线性特性的影响, 会把信号的输出功率调得非常低。因此会对功放的效率造成很大的影响。
当信号功率放得比较大时的信号输出结构如图6所示:
从图6看出, 在直接经过有记忆非线性功放后的输出信号已经严重的畸变。
从图7可以看出在先经过预失真后出来的功放输出信号基本上能够消除功放的记忆效应和非线性特性, 使得功放的效率可以大大的提高。
5 结束语
本文提出了一种基于有记忆多项式的数字自适应预失真方案, 由仿真结果看出系统对功放的线性化效果理想, 整个方案所需要的硬件资源较少, 而且实现难度不高, 从而可以以较低的成本来达到使功放线性化的目的。
摘要：随着无线通信技术的发展, 高功率放大器的应用越来越广泛。但受到功放的非线性特点的限制, 使功放的效率大大降低。因此, 数字预失真是多种功放线性化技术研究中的热点之一。本文提出了一种基于有记忆多项式的数字自适应预失真方案, 整个方案所需要的硬件资源较少, 而且实现难度不高, 可以实现数字预失真的目的。
关键词：数字预失真,功率放大器,记忆多项式
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数字基带信号 第8篇
现代通信系统中, 数字通信系统所占的比例越来越大, 系统的数字化、集成化是未来发展的方向。随着超大规模集成电路的诞生, 各种数字通信的专用芯片也相继问世, 电路的集成化程度越来越高, 设备的体积也越来越小, 但是这些数字通信的专用芯片在价格上非常昂贵, 给通信设备成本带来很大压力。近几年, FPGA (Field Programmable Gate Array) 的推出, 给数字通信电路的设计带来了更多的方便, 摆脱了数字通信专用芯片功能单一、价格昂贵的缺点[1,2]。目前实际的数字通信系统中, 数字基带系统在应用上虽不如数字频带传输系统广泛, 但仍有相当多的应用范围[3]。因此, 本文设计的方案采用FPGA来实现数字基带传输系统。
1数字基带信号编、译码原理
数字信号的传输方式有两种:一种是基带传输, 另一种是频带传输。在基带传输系统中, 因为信道往往存在隔直流电容或耦合变压器, 使得基带信号中的低频和直流成分难于通过[4]。因此, 并非所有原始基带数字信号都能在信道中传输。为了在传输信道中获得优良的传输特性, 一般要将信号变换成适合于信道传输特性的传输码 (又叫线路码) [5,6], 即进行适当的码型变换。
通常, 在设计数字基带信号码型时应考虑以下原则:
(1) 码型中低频、高频分量尽量少;
(2) 码型中应包含定时信息, 以便定时提取;
(3) 码型变换设备要简单可靠;
(4) 码型具有一定检错能力, 若传输码型有一定的规律性, 就可根据这一规律性来检测传输质量, 以便做到自动检测;
(5) 编码方案对发送消息类型不应有任何限制, 适合于所有的二进制信号, 这种与信源统计特性无关的特性称为对信源具有透明性;
(6) 低误码增殖, 误码增殖是指单个数字传输错误在接收端解码时, 造成错误码元的平均个数增加, 从传输质量要求出发, 希望它越小越好;
(7) 高的编码效率。
以上几点并不是任何基带传输码型均能完全满足的, 常常是根据实际要求满足其中的一部分[7]。
数字基带信号码型种类繁多, 其中HDB3码 (High Density Bipolar) , 即三阶高密度双极性码, 具有不含直流成分, 低频成分少, 提取同步时钟方便, 有内在检错能力等优点, 成为广泛应用于基带传输系统中的码型。ITU-T G.703规定2 Mb/s, 8 Mb/s和34 Mb/s的数字接口均采用HDB3码, 因此以HDB3码为例进行分析[8]。
HDB3码又称四连“0”取代码, 它是AMI (Alternative Mark Inverse, 传号交替反转) 码的改进型。在AMI码中, 如果连续的较长的一段序列为“0”码, 则接收端会因为长时间无交替变化波形的控制而失去同步信号, 而HDB3码克服了AMI码的上述缺点。此外, HDB3码还具有频谱能量主要集中在基波频率以下, 占用频带较窄等特点。
1.1 编码原理
在消息的二进制代码序列中:
(1) 当连“0”码的个数不大于3时, 编码规则为“1”码变为“+1”、“-1”交替脉冲, “0”码仍为“0”。
(2) 当代码序列中出现4个连“0”码或超过4个连“0”码时, 把连“0”段按4个“0”分节, 即“0000”, 并使第4个“0”码变为“1”码, 用V脉冲表示, 这样可以消除长连“0”现象。为了便于识别V脉冲, 使V脉冲极性与前一个“1”脉冲极性相同, 这样就破坏了AMI码极性交替的规律, 所以V脉冲为破坏脉冲, 把V脉冲和前3个连“0”称为破坏节“000V”。
(3) 为了使脉冲序列仍不含直流分量, 则必须使相邻的破坏点V脉冲极性交替。
(4) 为了保证 (2) , (3) 两个条件的成立, 必须使相邻的破坏点之间有奇数个“1”码。如果原序列中破坏点之间的“1”码为偶数个, 则必须补为奇数, 即将破坏节中的第一个“0”码变为“1”, 用B脉冲表示, 这时的破坏节变为“B00V”形式。B脉冲极性与前一个“1”脉冲极性相反, 而B脉冲极性与V脉冲极性相同[8]。
1.2 译码原理
虽然编码规则比较复杂, 但是它的译码原理却比较简单。从上述编码原理看出, 每一个破坏符号V总是与前一非0 符号同极性 (包括B在内) 。这就是说, 在接收端译码时, 由两个相邻的同极性码找到破坏脉冲V, 同极性码中后面那个码就是V码。由V码向前的第三个码如果不是0码, 表明它是B码, 把V码和B码去掉后留下的都是信码, 再进行全波整流, 将所有的-1变成+1后就得到原消息代码[8]。
2编、译码模块的设计与仿真
编、译码模块的设计是在QuartusⅡ软件开发平台上, 采用VHDL语言来实现的。
2.1 编码模块的设计
编码模块的方框图如图1所示[9]。
四连“0”检测及补“1”电路 根据编码规则, 当输入的信号遇到四连“0”码的时候, 四连“0”码将由取代节“B00V”或者“000V”取代。因此, 首先要检测出哪些是四连“0”码, 哪些是非四连“0”码。在检测出四连“0”码后, 还要将破坏脉冲V 加入在第四个0的位置上。
取代节选择电路 当需要用取代节代替四连“0”码时, 应判断采用哪一种取代节, 即选择四连“0”码中第一个0码变为B码, 还是变为0码。如果传号数为奇数, 采用“000V”取代;如果传号数为偶数, 则采用“B00V”取代。
破坏点形成电路 将补放的“1”码变成破坏点, 使后续的V码与前面相邻的“1”码极性相同, 破坏了交替反转的规律, 形成了破坏点。
单—双极性变换电路 HDB3码极性形成电路有两个功能:一是正常传号“B”正负交替极性的形成;二是破坏点“V”脉冲的正负交替极性的形成, 并输出HDB3码。
2.2 译码模块的设计
译码模块的方框图如图2所示[9]。
破坏点检测电路 即找V码, 在s消息的二进制代码中, 若找出相邻两个同极性的码元, 则可以确定后一个码元必为V码。
取代节去除电路 在V码出现时刻将信码流中的V码及其前面的第三位码置为“0“, 即去掉取代节。
双—单极性变换电路 进行全波整流, 将“+1”和“-1”还原为1。变换后的码元即为原信息码。
2.3 编码模块的仿真
根据图1所示的编码模块方框图在QuartusⅡ平台上用VHDL语言编程, 编译通过后可进行仿真。
当输入信码为全“0”码时, 编码结果为0-100-1+100+1-100-1+100+1……的序列, 如图3所示。图中clock为时钟信号, data_in为输入信码, data_out为编码后的结果。data_out为00, 表示“0”电平;data_out为01 (十进制数字为1) , 表示“+1”电平;data_out为11 (十进制数字为3) , 表示“-1”电平。
当输入信码为11111000001111100000……时, 编码结果为-1+1-1+1-1000-10+1-1+1-1+1000+1……的序列, 如图4所示。
由图3, 图4可知, 编码结果完全正确。
2.4 译码模块的仿真
根据图2所示, 译码模块方框图在QuartusⅡ平台上用VHDL语言编程, 经编译后可进行仿真。为了将译码结果与原始信号进行比较, 将图3, 图4的编码结果作为译码器的输入信号进行译码, 将译码结果与以上的原始信号进行比较。
当输入的HDB3码为0-100-1+100+1-100-1+100+1-100-1+100+1……译码结果为全“0”码, 如图5所示。图中clock为时钟信号, data_in为输入HDB3码, data_out为输出的信码。data_in为00, 表示“0”电平;data_in为01, 表示“+1”电平;data_in为11, 表示“-1”电平。
将译码结果与编码前的原始信号做比较, 可看出两者是一致的。
让输入信号data_in为31313000301313100010……, 译码的结果为11111000001111100000……, 如图6所示。
将译码结果与编码前的原始信号做比较, 可看出两者仍是一致的。
3数字基带系统设计与仿真
3.1 数字基带系统的设计
HDB3编译码数字基带系统的设计是在QuartusⅡ平台上, 采用原理图的方式来实现的。首先, 分别创建HDB3编码模块和译码模块符号文件;然后新建基带系统顶层文件;再在顶层文件中分别调入HDB3编码模块和译码模块符号文件;按要求连线后, 即得到HDB3编译码数字基带系统电路。
3.2 数字基带系统的仿真
将以上原理图进行编译后, 即可进行仿真。使输入信码为10110001000011000000111000001011, 系统传输结果如图7所示。图中, clock为时钟信号, data_in为输入信码, hdb3_code为系统传输用的HDB3码, data_out为输出信码。由图可知, 系统的输出与输入完全一致。
3.3 数字基带系统的调试
当整个系统通过程序仿真后, 将程序下载到ACEX1K-EP1K30TC144-1芯片, 从而完成整个数字基带系统的设计。调试时把发送部分与接收部分连接起来进行系统调试, 检测各测试点信号是否正确, 在调试中, 硬软件要结合起来。由于芯片可以高度集成, 问题一般出现在软件上, 故在调试中软件参数的更改是最重要的。
4结语
采用FPGA技术实现数字基带传输系统, 包括编码器的设计与仿真、译码器的设计与仿真以及整个数字基带传输系统的设计与仿真。最后, 在Altera公司的ACEX1K-EP1K30TC144-1芯片上加以实现。整个
系统具有结构简单, 性能稳定, 有效性好, 可靠性高等优点。除此之外, 其优点还体现在设计者不受芯片结构的影响, 避免了重复设计, 缩短了开发周期;设计的模块化, 提高了软硬件的组合度, 使设计成果可以重复利用;在选择实现系统目标器件的类型、规模、硬件结构等方面, 具有更大的自由度;总的设计方案和功能结构被确定后, 就可以进行多人多任务的并行工作方式, 扩大了设计规模, 提高了设计效率[10]。
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