高速串行通道范文（精选7篇）
高速串行通道 第1篇
现代高压继电保护装置的交流信号分析理论和保护算法大多建立在交流同步采样基础上[1,2,3,4]。因此,同步采样的质量及采样数据处理的实时性对于实现保护逻辑至关重要,是影响高压继电保护装置保护性能的2个重要因素。不考虑微处理器运算速度,对采样系统来讲采样频率越高、转换速度越快、采样精度越高,越有利于提高保护响应的准确性和快速性。在不增加硬件成本的前提下,采用交流同步采样技术可提高交流采样的同步性[5,6]。然而,如何改进硬件电路也是必须考虑的问题。继电保护装置的多通道同步采样往往采用多路选择器和模拟/数字(A/D)转换器组合的方式实现[7],并且多使用并行数字接口方式向数字信号处理器(DSP)传输数据。这种方法固然能够实现同步采样,但是在模拟采样回路通道数比较多的场合,多路选择器对采样同步性的影响会更加明显,同时A/D转换器与DSP的数据接口通常使用并行总线方式实现,此种接口在A/D转换器数量较多时数据传输效率也会降低。
因此,研究如何进一步提高采样的同步性以及高效、可靠地获取并传输采样数据对于提高保护性能具有重要意义。针对这一现实技术需求,本文提出了一种新型的基于高速串行通信的多通道同步采样技术,并详细论述了该技术在微机型高压继电保护装置中的设计与实现。实践证明,该技术方法能够保证采样数据的同步性和数据传输的可靠性,提高保护在交流采样方面的处理性能。
1 基于高速串行通信的多通道同步采样系统总体技术方案
继电保护装置对交流采样设计的基本要求是具有同步性、实时性、多通道和高精度。为了实现这一设计目标,采用现场可编程门阵列(FPGA)和若干片16位高精度同步A/D转换器构成高速串行多通道同步采样系统,原理框图如图1所示。
此方案中采用的A/D转换器为ADI公司的16位、8通道同步采样器件AD7606。此器件内置模拟输入钳位保护、二阶抗混叠滤波器、跟踪保持放大器、16位电荷再分配逐次逼近型A/D转换器,以及灵活的数字滤波器和2.5 V基准电压源、基准电压缓冲等。AD7606采用5 V单电源供电,可以处理±10 V和±5 V真双极性输入信号,同时所有通道均能以高达每秒20万个采样点的吞吐速率采样。其中,输入钳位保护电路可以耐受最高达±16.5 V的电压。此A/D转换器的抗混叠滤波器的3 dB截止频率为22 kHz;当采样速率达每秒20万个采样点时,它具有40 dB抗混叠抑制特性。灵活的数字滤波器采用引脚驱动,可以改善信噪比(SNR),并降低3 dB带宽。上述指标从性能上保证了模拟通道的高精度和高性能。
在本文的采样系统回路方案中,所有A/D转换器的采样启动使用同一个启动信号来控制。由于每片A/D转换器的8路模拟通道可以由同一个启动信号同时触发采样,保证了采样系统回路所有模拟输入通道的采样能够同时触发,且发送给DSP的中断信号与这一启动信号严格保持同步,因此从基本方案上保证了所有采样数据的同步性。
在FPGA内部,设计若干A/D转换器接口控制电路,每块控制电路都使用高速同步串行接口与A/D转换器交互数据,利用FPGA的并发性和实时性实现了快速获取采样数据的功能。与并行总线接口方式相比,串行接口方式不仅可在外接A/D转换器数量较多的情况下减少总转换时间,提高采样频率,还可利用硬件电路可复制的思想使接口电路设计模块化,从而能够方便地扩展外部A/D转换器,理论上可达到接入任意多路模拟通道的设计目的。
FPGA内部还设计了与DSP通信的串行接口控制电路,将从A/D转换器接口控制电路获得的采样数据通过高速同步串行接口发送到DSP。由系统原理框图可以看出,DSP串行接口的外部硬件连接信号和A/D转换器控制电路的外部硬件连接信号是相同的,这样的设计可以使DSP在硬件接口上兼容此采样系统和外部A/D转换器,增加了采样系统配置的灵活性。
2 A/D转换器控制电路设计
A/D转换器控制电路通过串行接口完成FPGA对外部A/D转换器的控制功能,包括向A/D转换器发出同步启动信号、片选信号及采样时钟信号,并依据A/D转换器的响应信号来读取数字转换结果,电路拓扑如图2所示。
这些电路功能均使用硬件描述语言(HDL)进行设计实现。为了减少读取时间,A/D转换器控制电路通过2路数字通道读取采样数据。硬件时序基于A/D转换器的数字接口时序图来设计,如图3所示。
信号CONVST上升沿触发A/D转换器开始A/D转换,信号BUSY拉高表示A/D转换器正在转换,A/D转换器控制电路等待信号BUSY下降沿到来后发出有效信号undefined及采样时钟信号SCLK,undefined下降沿移出16位采样数据的最高位(DB15),采样数据通道DoutA和DoutB采样数据的其余位在SCLK的上升沿作用下延时一定时间后串行移出,A/D转换器控制电路在SCLK下降沿对数据采样。为了降低高频信号噪声对采样精度的影响,SCLK仅在undefined有效时输出,其余时间保持高电平不变,SCLK有效时的最高设计频率为25 MHz。硬件设计流程图如图4所示。
使用数字仿真与试验方法对A/D转换器接口控制电路的设计进行验证,相关内容参见附录A。
3采样数据存储及DSP串行接口控制电路设计
为了满足DSP直接连接A/D转换器的技术需求,实现硬件电路的兼容性,此采样系统要设计成与外部A/D转换器具有相同功能和接口时序的虚拟A/D转换器。因此,在与DSP的数字接口功能设计上应达到2个目标:采样数据能够重复读取;硬件接口信号与接口时序应与A/D转换器接口相类似。此系统在采样数据存储设计和DSP串行接口设计上都要遵循这一设计原则。
在采样数据存储设计方面,通用的数据存储方式有先进先出(FIFO)存储器方式、随机存储器(RAM)方式和寄存器方式。为了使采样数据能够重复读取,可选的数据存储方式是RAM方式或寄存器方式。由于RAM方式存在读操作问题,输出数据延时较大,再考虑到RAM方式下控制逻辑设计比较复杂,所以采用寄存器方式来存储采样数据。
DSP串行接口电路设置与A/D转换器接口相同数量的外部接口信号,主要实现多路采样数据的组合、传输功能,电路拓扑如图5所示。
同时,DSP串行接口电路的接口时序设计也与A/D转换器接口类似,如图6所示。
其中,信号BUSY_S与BUSY类似,表示虚拟A/D转换器进行A/D转换的工作状态,其有效电平宽度代表虚拟A/D转换器的转换时间,包括A/D转换器的转换时间和从A/D转换器数字接口读取转换结果的时间。当信号BUSY_S的电平由高变低后,帧同步信号FRMSYNC即可以拉低,数据通道D0和D1同时发出采样数据的最高位,此后在串行接口时钟信号CLK的作用下继续发送采样数据,CLK有效时设计最大频率为25 MHz。
使用数字仿真与试验方法对DSP串行接口控制电路的设计进行验证,相关内容参见附录A。
4 可靠性设计
在系统可靠性设计方面,主要考虑以下环节。
1)为了防止系统上电瞬间,A/D转换器的工作状态不确定导致的采样数据异常问题,在DSP串行接口设计中增加了防误功能,即在FPGA加载后复位A/D转换器一次。在此期间,若DSP向采样系统请求数据则发送全零数据,等到A/D转换器进入稳定工作状态后再发送采样数据,提高采样数据传输的可靠性,有效避免保护装置上电或系统发生异常复位时发生采样异常告警甚至误动的情况。
2)从A/D转换器得到的采样数据使用相对简单的寄存器方式进行存储,不存在RAM读写操作等相对复杂的存储时序,同时可以保证使用高速同步串行接口传输采样数据时有足够的时序裕度,增强DSP在CLK时钟沿采样数据位的可靠性。
3)考虑到A/D转换器串行接口和DSP串行接口在通信过程中存在受到外部干扰导致通信异常的可能性,在设计中增加了周期性自恢复功能,使得每个系统采样周期的数据传输过程与此前的电路状态无关,有效避免了由于外部干扰造成的数据传输错误问题。
5 结语
本文针对高压继电保护装置的交流电气量采样需求,提出一种以FPGA和高精度A/D转换器为基础的,新型基于高速串行通信的多通道同步采样技术。该技术能够满足高压继电保护装置在不同应用场合下的采样需要,已经在国网电力科学研究院研发的ARP-300系列微机型高压继电保护装置上得到充分验证和实际应用[8,9]。
本课题为南瑞集团公司科技资助项目(JT09001-JB)。
附录见本刊网络版(http://aeps.sgepri.sgcc.com.cn/aeps/ch/index.aspx)。
参考文献
[1]郑玉平,刘小宝,张哲,等.基于谐波闭锁涌流的样本电流分析[J].电力系统自动化,2011,35(18):87-91.ZHENG Yuping,LIU Xiaobao,ZHANG Zhe,et al.Analysisof sample current based on harmonic restraint inrush current[J].Automation of Electric Power Systems,2011,35(18):87-91.
[2]操丰梅,宋小舟,秦应力.基于数字化变电站过程层的分布式母线保护的研制[J].电力系统自动化,2008,32(4):69-72.CAO Fengmei,SONG Xiaozhou,QIN Yingli.Research ondistributed bus bar protection based on digital substation processlevel[J].Automation of Electric Power Systems,2008,32(4):69-72.
[3]丛伟,张琳琳,姚翔,等.基于统一纵联原理的抗电流互感器饱和保护算法[J].电力系统自动化,2011,35(11):82-86.CONG Wei,ZHANG Linlin,YAO Xiang,et al.A protectionalgorithm for current transformer saturation countermeasuresbased on principles of unified pilot protection[J].Automation ofElectric Power Systems,2011,35(11):82-86.
[4]刘慧源,郝后堂,李延新,等.数字化变电站同步方案分析[J].电力系统自动化,2009,33(3):55-58.LIU Huiyuan,HAO Houtang,LI Yanxin,et al.Research on asynchronism scheme for digital substations[J].Automation ofElectric Power Systems,2009,33(3):55-58.
[5]黄纯,何怡刚,江亚群,等.交流采样同步方法的分析与改进[J].中国电机工程学报,2002,22(9):38-42.HUANG Chun,HE Yigang,JIANG Yaqun,et al.Analysisand improvement of synchronization technique for AC sampling[J].Proceedings of the CSEE,2002,22(9):38-42.
[6]毛晓波,吕建明.电力参数的交流采样技术及软硬件设计研究[J].仪器仪表学报,2001,22(4):195-198.MAO Xiaobo,LJianming.AC sampling technology of powersystems parameters and its software and hardware designingmethods[J].Chinese Journal of Science Instrument,2001,22(4):195-198.
[7]胡晓菁,李朋,郭佳佳,等.基于FPGA的多路交流信号同步采集系统的实现[J].继电器,2006,24(3):71-75.HU Xiaojing,LI Peng,GUO Jiajia,et al.Implementation onmulti-channels data synchronous acquisition system based onFPGA[J].Relay,2006,24(3):71-75.
[8]吴通华,郑玉平,张哲,等.单通道条件下纵差和纵联保护无缝切换机制[J].电力系统自动化,2011,35(17):72-75.WU Tonghua,ZHENG Yuping,ZHANG Zhe,et al.Seamlesshandover between longitudinal differential protection and pilotprotection in circumstance of single channel[J].Automation ofElectric Power Systems,2011,35(17):72-75.
高速串行通道 第2篇
51系列单片机因其优越的性能、较低的价格、灵活方便的控制方法获得广泛应用,但是作为数字系统的单片机要想处理现实中广泛存在的模拟量就必须进行A/D转换。目前A/D转换芯片有很多,但大多数是精度不高,占用单片机太多的I/O口,使其应用受到很大的限制。本文所讨论的是具有11通道和12位串行A/D转换芯片TLC2543数据采集系统的实现。
1 TLC2543的特点及引脚
TLC2543是12位串行A/D转换器,使用开关电容逐次逼近技术完成A/D转换过程。由于是串行输入结构,能够节省51系列单片机的I/O资源。其特点有:
(1)12 bit分辨率A/D转换器;
(2)在工作温度范围内10us转换时间;
(3)11个模拟输入通道;
(4)3路内置自测试方式;
(5)采样率为66kb/s;
(6)线性误差±1LSB(max);
(7)有转换结束(EOC)输出;
(8)具有单、双极性输出;
(9)可编程的MSB或LSB前导;
(10)可编程的输出数据长度。
TLC2543的引脚排列如图一所示。图中AIN0~AINl0为模拟输入端;CS为片选端;DIN为串行数据输入端;DOUT为A/D转换结果的三态串行输出端;EOC为转换结束端;CLK为I/O时钟;REF+为正基准电压端;REF-为负基准电压端;Vcc为电源;GND为接地。
2 TLC2543的使用方法
2.1 控制字的格式
控制字为从DATA INPUT端串行输人的8位数据,它规定了TLC2543要转换的模拟量通道、转换后的输出数据长度及输出数据的格式。其中高4位(D7~D4)决定通道号,对应0通道至10通道,该4位分别为0000—1010H。当为1011—1101时,用于对TLC2543的自检测;当为11l0时,TLC2543进入休眠状态。低4位决定输出数据长度及格式,其中D3、D2决定输出数据长度,01表示输出数据长度为8位,11表示输出数据长度为16位,其他为12位;Dl决定输出数据是高位先送出,还是低位先送出,为0表示高位先进出;D0决定输出数据是单极性(二进制)还是双极性(2的补码),若为单极性,该位为0,反之为1。
2.2 TLC2543的内部寄存器
从编程角度看,TLC2543内部寄存器有输入数据寄存器与输出数据寄存器。输入数据寄存器存放从DATA INPUT端移入的控制字;输出数据寄存器存放转换好的数据,以供从DATA OUT端移出。
2.3 转换过程
上电后,片选CS必须从高到低,才能开始一次工作周期。此时EOC为高,输入数据寄存器被置为0,输出数据寄存器的内容是随机的。
开始时,片选CS为高,I/O CLOCK、DATA INPUT被禁止,DATA OUT呈高阻状态,EOC为高。使CS变低,I/O CLOCK、DATA INPUT使能,DATA OUT脱离高阻状态,12个时钟信号从I/O CLOCK端依次加入。随着时钟信号的加入,控制字从DATA INPUT一位一位地在时钟信号的上升沿时被送入TLC2543(高位先送入),同时上一周期转换的A/D数据,即输出数据寄存器中的数据从DATA OUT一位一位地移出。TLC2543收到第4个时钟信号后,通道号也已收到,因此,此时TLC2543开始对选定通道的模拟量进行采样,并保持到第12个时钟的下降沿。在第12个时钟下降沿,EOC变低,开始对本次采样的模拟量进行A/D转换,转换时间约需10μs,转换完成EOC变高,转换的数据在输出数据寄存器中,待下一个工作周期输出。此后,可以进行新的工作周期,具体时序如图二所示。
3 TLC2543与51系列单片机接口
目前使用的51系列单片机没有SPI或相同的接口能力,为了与TLC2543接口,可以根据上节所给出的编程要点,利用软件合成SPI操作,完成A/D数据的采集。为较好演示采集系统的控制方式,我们在单片机仿真软件Proteus中进行了电路图设计和控制程序编写,并验证了设计是完全可行的。电路如图三所示,图中给出了TLC2543与51系列单片机的一种接口方式。TLC2543与单片机之间只用4根线连接,转换结束EOC未接入单片机,这是基于二个工作周期之间的单片机指令一般大于10μs,转换已经完成,不必判断EOC,也可以通过试验或计算指令执行时间确定转换是否结束,这样可以省去一根接线。下一节将根据此电路进行A/D采集程序的设计。需要说明的是,图三给出电路原理图,为了使电路简捷,只画了单个通道模拟量的输入,单片机电源、参考电压、去耦等电路未画出。同时为了使开发人员了解转换结果并验证正确性,系统增加了电压表和数码管显示电路。
4 数据采集程序设计
根据TLC2543的工作原理及图三电路,可以进行A/D转换采集程序的设计。设TLC2543输出数据为12位,高位先送出,输出数据为二进制格式,这样控制字的高4位为通道号,低4位均为0。以下是采集一个通道的TLC2543A/D转换子程序,值得注意的是,每次读取的数据是上一次采样的数据,所以第一次读得数据应当丢弃。程序采用C语言编写,数据处理及数码管动态显示子程序略去。
5 结束语
本文详细介绍了A/D转换芯片TLC2543的结构、主要特点、工作原理与编程要点。限于篇幅,本文中只给出了TLC2543与51系列单片机的一种接口和控制方式。在实际应用中可能还要注意以下几个问题:
(1)转换结束之后可能通过查询EOC电压信号,或是通过反向器接中断控制引脚,但是由于两个读取周期时间已经大大超过A/D转换时间10us,所以每次可以直接读取,简化了软硬件设计方法。
(2)一个输入输出工作周期为12个时钟信号,随着12个时钟信号的进入,TLC2543的DATA OUT引脚送出的12位数,为上一个工作周期的A/D转换数据,而这一数据是何通道的采集量,取决于上一工作周期从DATA INPUT引脚送入TLC2543控制字的前四位。那么对于系统上电后第一个工作周期,从DATA OUT取出的数据是没有意义的。
(3)控制字的低4位决定输出数据长度及格式,初始设定后,一般不要在运行过程中改变,以免数据混乱。而在工作周期循环,若累加器A中数据没有处理好,容易把非法的控制字带入TLC2543,引起输出数据格式错误,这一点,应予特别注意。
(4)12位A/D转换数据分为高4位和低8位。若是汇编语言编程要分两个字节存放,处理时需手动合成显示;若是C语言编程则可以定义16位整型数据存放,同时将高四位置为0,处理时则可直接使用整型变量。
参考文献
[1]Texas Instruments Incorporated.TLC2543Application Report[G].TI Company.
[2]何立民.MCS一51单片机应用系统[M].北京:北京航空航天大学出版社,1999.
[3]张志良.单片机原理与控制技术[M].北京:机械工业出版社,2009.
用于高速ADC的串行接口 第3篇
串行LVDS的优势
串行LVDS输出格式减少了ADC和FPGA之间所需的数字I/O数量,节省了FPGA引脚、电路板面积和成本。此外,通过在数据转换器上采用串行接口,数据转换器所需的引脚数量也大大减少了,从而可实现尺寸小得多的封装尺寸。这种优势在有多通道的设计中得到了充分的显现。采用串行LVDS接口还是采用并行接口则取决于应用能否承受较大的功耗,以及FPGA是否有能力处理高速数据流。LTC2195是一款16位、125Msps双通道ADC,具串行LVDS输出,每通道功耗仅为216mW。不过,与使用双通道并行输出版本LTC2185(参见图1中的完整产品系列图)相比,串行LVDS接口每通道多消耗31mW功率。这个16位高速ADC系列提供了卓越的76.8dB基带SNR性能以及90dB SFDR,同时在使用1.8V电源时,功耗非常低。
就高速ADC而言,协调数据时钟、帧时钟和数据时,通常发送器和接收器均需要一个锁相环(PLL),以正确协调数据时钟。在GHz速率时,这种协调非常困难,而且数据传输速率主要受到接收器的限制。所以,在高于1GHz时,一般不采用这种6线串行发送方法,从而限制了ADC的速率或说限制了ADC的分辨率。
就一个16位高速ADC而言,这就将采样频率限制到62.5Msps。为了实现更高的采样频率,每个ADC通道可以采用两个或4个“线道”。使用双“线道”时,串行数据速率减半,奇数位和偶数位分开,进入两个串行数据流差分对。采用双“线道”模式时,16位125Msps ADC将提供1Gbps的串行输出数据速率。LTC2195串行LVDS系列多提供一种4“线道”模式,允许低得多的500Mbps数据传输速率,在该模式时,每通道使用4个差分对,总共有20条线,其中包括差分帧和时钟对(参见图2)。这允许与廉价低速的FPGA连接。为了正确理解所需的数字输出线数量,再看一下采用并行LV D S输出的情况,这时每通道将需要32条线。现在,市面上已经有具双数据速率(DDR)LVDS输出的ADC了,这类ADC每通道图1仅需要16条线。使用这种器件,输出端的数据速率将是采样频率的两倍。诸如LTC2185等双通道16位ADC还提供可供选择的DDR CMOS输出,这将所需数据线的数量减少到每通道仅为8条。当考虑使用诸如16位125Msps LTC2165这类单通道高速ADC时,提供串行LVDS接口就不再有意义了,因为在所需数据线的数量上没有差别。DDR CMOS采用8条并行输出线,而双“线道”串行LVDS(由于采样率高于62.5Msps,所以需要)也采用8条线(4条线用于数据,4条线用于数据时钟和帧时钟)。此外,串行LVDS增大了设备的功耗,这是便携式应用担忧的一个问题。
就高通道密度医疗应用而言,凌力尔特现在提供8通道14位125Msps ADC LTM9011-14,这款新的低功率器件采用紧凑型140引脚11.25mm x9mm BGA封装,提供73.1dB的信噪比(SNR)性能以及高于-90dBc的通道隔离。为了实现最佳性能,也为了节省空间,该器件还靠近芯片集成了所有必要的旁路电容。
对于在ADC和逻辑器件之间布设高速数字线的挑战,数字设计师也许太熟悉了。设计师必须极其小心地确保在高速走线之间有足够的间隔,以及确保数字信号不跨越模拟边界。布局不佳会导致数字开关噪声反馈回ADC的模拟输入,从而引起系统总体性能下降。LTM9011系列提供了直通式引出脚配置,从而减少了布设数据I/O线所需占用的电路板面积,并简化了布局,可最大限度地减少与数字反馈相关的问题(参见图4)。
JESD204高速串行接口
8B/10B编码最初是由IBM于1980年发明的,该编码无需帧时钟和数据时钟,这使得在高于2GHz的串行数据速率时,能实现单条传输线对通信。8B/10B编码的独特特性允许将数据时钟嵌入于数据本身之中,并通过初始帧同步,用COMMA(逗号)字符与帧一起保持。为了以标准化方式实现这种编码的数据转换器接口,JEDEC规范JESD204定义了所需的协议和电特性,这使得新一代更快、更准确的串行ADC得以实现,如凌力尔特公司具77.6dB SNR和1 0 0 d BS F D R的1 6位、1 0 5 M s p s A D CLTC2274。JESD204接口利用很多高性能F P G A上提供的Ser Des端口,腾出了通用I/O用于其他功能。缺点是ADC上的电流模式逻辑驱动器的电流消耗比LVDS驱动器大得多。另外,还必须有足够的Ser Des端口可用,以容纳所有ADC接口。
结论
高速异步串行传输器的设计 第4篇
关键词：异步串行传输,可编程门阵列,低压差分信号
引言
异步串行通信方式在现代通信领域中应用广泛, 然而通用异步传输方式受其接口芯片与接口电平标准的影响, 传输速率不能满足高速系统的要求。在可编程门阵列技术 (FPGA) 与片上系统技术 (SOC) 等主流设计技术日趋成熟的背景下, 研究应用FPGA芯片开发异步传输系统硬件电路模块, 采用FPGA芯片支持的低压差分信号 (LVDS) 作为传输电平标准, 实现结构完整、集成度高的设计需求, 同时确保低功耗、低串扰、低误码率的串行传输。设计过程中严格按照FPGA开发流程, 对硬件逻辑电路进行综合、布线、时序优化, 提高系统工作频率, 完善系统时序性能。
1 异步串行传输模块的设计方案
从功能上划分, 异步串行传输系统主要包括:PCI总线接口模块, 异步串行通信收发模块、FIFO模块、寄存器配置与FIFO操作模块等。异步串行传输各模块如图1所示。
2 异步串行传输系统模块设计
2.1 PCI总线接口模块
使用VHDL硬件描述语言设计33M/32bits PCI总线从方式控制模块, 符合PCI2.3规范, 支持首部类型0方式的配置读/写交易、单数据周期的I/O读/写交易。按照自顶向下的设计方法, 将PCI总线控制模块划分为总线命令译码模块、配置空间操作模块、奇偶校验生成模块与目标状态机模块。
对其工作过程进行分析:上电复位后, 在总线传输的第一个时钟周期锁存总线数据, 总线命令译码模块根据C/BE信号量解析总线交易类型;总线进入配置交易, 则进行0类配置操作, 配置空间操作模块根据数据总线上指示的配置空间寄存器访问地址, 对设备寄存器、状态命令寄存器、类别版本寄存器、基地址寄存器以及中断寄存器分别进行相应的配置操作;目标状态机模块完成总线交易过程, 总线译码模块生成判别结果, 之后状态机处于等待状态, 经过三个过渡周期之后, 状态机进入读/写状态完成总线数据交易, 在读交易结束之后置奇偶校验位有效, 触发奇偶校验模块对地址/数据总线与命令/字节使能总线进行奇校验, 数据交易结束之后如果frame信号仍有效, 则出现总线交易错误进入停止状态, 如没有出现该类错误则驱动devsel信号为高电平, 完成总线交易。
2.2 异步串行收发模块
异步串行发送模块主要包括分频电路, 移位寄存器与状态机。在系统复位以后状态机处于开始状态, 从FIFO模块读取一帧数据到移位寄存器中, 初始化奇校验位为零, 分频电路对系统时钟8分频作为发送时钟, 发送数据帧的起始位;此后状态机依次进入数据态, 校验态以及停止态, 分别发送数据位, 校验位及停止位;最后返回开始态, 置thrempty信号有效, 表示可以发送下一帧数据。
异步串行接收模块由起始位检测电路、采样计数器、移位寄存器与状态机组成。状态机控制整个接收过程, 当系统复位或接收线处于空闲时, 状态机进入闲置状态;起始位检测电路开始采样接收线上出现的低电平跳变, 起始位至少应该保持接收波特率时钟周期的50%以上, 即在第一次检测到低电平开始, 采样计数器计数4次, 在起始位周期的1/2处判断其电平的极性, 是高电平则认为该次跳变是噪声, 清零计数器, 重新开始检测;是低电平认为检测到一帧数据的起始位置, 测试中, 接收连续数据帧时由于状态机延时而不能正确检测到起始位导致接收错误, 因此在数据帧之间加入4个空闲周期;检测到起始位之后状态机进入移位状态, 在该状态中对串行数据流按照LSB方式进行串并转换, 并产生奇校验结果, 判断完整接收一帧数据后, 状态机进入校验态, 将校验结果与校验位比较, 判断是否产生校验错误;最后状态机进入停止态, 无论停止位之后有无空闲位, 停止态仅进行一次操作, 然后状态机返回到空闲状态, 将rhrready信号置为有效, 允许FIFO模块读取移位寄存器中的数据帧。
2.3 寄存器配置模块
内部寄存器包括:帧格式寄存器, 传输线路寄存器, 中断始能寄存器以及FIFO控制寄存器。中断始能寄存器根据rhrready、thrempty、FIFO空标志等信号产生收发中断, FIFO控制寄存器处理FIFO始能、FIFO清零以及确定FIFO的读写模式, 为提高FIFO模块的传输效率, 设计中允许异步收发模块按块读写FIFO, 在单字节模式下只要收发移位寄存器准备就绪, 就可以操作FIFO模块, 此刻FIFO中至少存储一帧以上数据;块模式规定只有FIFO中存储指定量的数据帧时, 才允许操作FIFO模块。
3 时序仿真与验证
模块设计与仿真验证使用Altera公司提供的集成开发工具Quartus II 6.0完成, FPGA芯片选用Altera公司生产的Cyclone系列EP1C12Q240C8, 时序仿真如图2所示。
4 硬件测试验证
硬件测试使用成都爱达公司改进型S1300开发板, 在原板的基础上增加2.5V稳压电路与100Ω配备电阻使其符合LVDS电平标准。测试软件使用Driverstudio3.1开发基于Windows XP系统的PCI驱动程序, 并编写基于MFC的通信测试程序, 经过软硬间联合调试可以实现2米之内传输速率为500Kbps的异步串行通信。
参考文献
[1]边计年, 薛宏熙.用VHDL设计电子技术[M].北京:清华大学出版社, 2001.
[2]李贵山, 陈金鹏.PCI局部总线及其应用[M].西安:西安电子科技大学, 2003.
高速串行通道 第5篇
雷达现场环境中的电磁信号不仅包含了目标信息,还包含了电子干扰、天气、地形等丰富的信息,其信号数量庞大和信号种类多样的特点致使后期难以及时实现高速数据流的处理和分析。因此,如何实现雷达现场信号的高速采集和重现是现今讨论尤为激烈的话题之一。同时,这对雷达外场试验、演习数据分析、雷达检修和部队训练都有着重要的现实意义。
在现代雷达信号处理系统的研制中,一般需要对中频雷达信号进行高速度和高精度采集。目前使用的并行采样传输模式虽然可以实现此要求,但是随着采集速率的提高,并行数据之间的误码率也在成倍增加。本文采用带有高速串行接口JESD204B的模数转换芯片实现多路雷达中频信号的高速度、高精度采集,以Xilinx Virtex-6配备的多路吉比特收发器进行采集数据流的可靠稳定传输,并使用可进行4倍插值的数模转换芯片实现高速信号的高精度模拟转换。FPGA作为该系统的主控,不仅完成了各器件的配置,而且实现了采集和回放过程的数据信道化,使得系统更完整,通用性更强。
1 系统框图
该雷达中频采集回放系统设计如图1所示。该系统主要包括四个模块:A/D模块、D/A模块、信号处理模块和时钟复位管理模块。ADC模块主要是通过ADS42JB69实现双通道16位250MSPS高速采样,其前端可由两路放大器及变压器对中频模拟信号进行调理,使之符合ADC芯片射频输入端口的要求;DAC模块主要由AD9142芯片、低通滤波器、数控衰减器和放大器组成,通过对DAC芯片进行4倍插值可以实现16位高达1000MSPS的数模转换;信号处理采用XC6VLX240TFF1156芯片对各模块进行管理并实现数据的信道化处理;时钟复位管理模块包括图1中所示的电源、复位管理和时钟管理,其主要功能是为系统中的其它模块提供供电、时钟和复位等。
2 高速串行接口
2.1 JESD204B
JESD204B协议体系结构可分为物理层、链路层、传输层和应用层。物理层实现高速数据串/并行转换、并/串行转换以及编码处理;链路层负责编码帧数据、校验数据、添加帧的边界和流量控制,过程中只发送和接收帧而无需知道帧的内容;传输层则是将AD采样信息从数据流中提取出来。JESD204B接口由接收器和电流模式逻辑(CML)驱动器的差分对组成,共模拟电平范围为0.72V~1.23V,通信速率可低至312.5Mbps,可高达3.125Gbps。相比于其它接口,它不仅实现了高速数据的可靠稳定传输,而且在硬件上减少了管脚数量,简化了ADC和FPGA的布线,特别是对于多片ADC的系统。JESD204B接口的这一特性使其拥有广阔的应用前景。
2.2 GTX
Virt ex-6 FPGA是Xilinx公司推出的一块高性能低功耗FPGA芯片。本文选用XC6VLX240TFF1156芯片,该芯片内嵌5个Quard,每个Quard包含4个千兆位收发器GTX,每个GTX收发器都集成了发射器和接收器功能,能以480MB/s~6.6GB/s的速率运行,且其有大量可配置的用户定义特性和参数。其结构由物理媒介适配层PMA(Physical Media Access)和物理编码子层PCS(Physial Code Subplayer)两部分组成。PCS提供丰富的物理编码层特性,包括周期冗余检测CRC(Cyclic Redundancy Check)、8B/10B编码、发送FIFO、8B/10B解码及用于通道绑定和时钟校准的弹性缓冲器等模块;PMA部分为模拟电路,提供高性能的串行接口特性,如预加重和均衡等功能,主要包括串行转换、差分接收器、并串转换及时钟数据恢复(CDR)等模块。
对于GTX的时钟可以选择外部供给,而且相邻的Quard可以使用同一对差分时钟。发送端用户时钟TXUSRCLK2是由TXOUTCLK驱动,接收端用户时钟RXUSRCLK2是由RXRECCLK驱动,即是从接收到的数据里恢复出来的时钟。要注意发送端还有另外一个用户时钟TXUSRCLK是PCS内部逻辑时钟,不允许用户直接使用,接受端的RXUSRCLK类似,其速率为线速率与数据位宽之比。
GTX接口众多特性使其能够方便地实现PCIE、SATA、SAS等高速串行接口的物理层与链路层桥接。本文使用GTX接口实现JESD204B协议,以正确解析JESD204B接口ADC转化器发出的数据。
3 信号处理
3.1 A/D
基于JESD204B标准设备与FPGA内嵌的吉比特收发器可实现完美对接,该系统选用TI公司生产的ADS42JB69作为A/D转换的主要器件。它是一款高线性、双通道、16位、250MSPS的模数转换器,支持JESD204B串口,数据速率高达3.125Gbps。经缓冲的模拟输入在大大降低采样保持毛刺脉冲能量的同时,在宽频率范围内提供统一的输入阻抗,这使得它可以轻松地将模拟输入驱动至极高输入频率。采样时钟分频器可实现更灵活的系统时钟架构设计。此期间采用内部抖动算法以在宽输入频率范围内提供出色的无杂散动态范围(SFDR)。
ADS42JB69首先根据需要完成数据采集,然后通过JESD204B接口将采集的并行数据送至FPGA。根据模数转换的最大速率,JESD204B可配置成两种工作模式:四线模式和两线模式。本文假定ADC的采样速率为250MSPS,那么JESD204B接口就必须工作在四线模式,即DA0和DA1分别对应A通道的高低8位,B通道同理。其中,端口用来控制串行端口输出的数据类型,其可作为多片ADC采集的同步控制。此外,还可通过SPI对ADC芯片的寄存器0x0f进行配置,实现除了正常工作模式外的多种测试模式,如递增码、随机码、零一交错码等。JESD204B完成数据传输要经过两步:编码以及串并转换。本文使用8B/10B编码,结合A/D转换速率,发送端的线速率就是250Mbps×10Bit=2.5Gbps;如果采用双通道进行采集,那么总的数据量就是2.5Gbps×4=10Gbps。
第三步:当接收端接收到ILA帧后就表明采集数据开始,其中可通过判断/K28.3/字符的个数来确定起始有效数据。
3.2 D/A
进行数模转换的关键是器件的选择以及配置。本文选择ADI公司生产的AD9142作为本系统的数模转换芯片。AD9142是一款双通道、16位、高动态范围的数模转换器,可通过插值实现最高1600MSPS的采样速率,并可产生高达奈奎斯特频率的多载波。它具有针对直接变频传输应用进行优化的特性,其中包括复数数字调制、输入信号功率检测以及增益、相位与失调补偿。3线式串行接口允许对内部寄存器进行编写和回读,是一款高性能、低噪声的数模转换芯片。
如果要实现采集信号的实时回放,那么数据时钟(DCI时钟)就是250MSPS,SPI总线配置AD9142完成4倍插值就可实现高达1000MSPS的数模转换。为确保AD9142实现可靠及高性能工作,其必须遵循一定的步骤,具体为(从器件上电后开始):
第一步:时钟芯片CDCE62005提供稳定的数模转换DAC时钟,项目中配置为1000MHz;
第二步:FPGA提供稳定的数据同步DCI时钟,项目中FPGA提供250MHz LVDS电平的差分时钟;
第三步:SPI总线发出复位命令复位芯片,并配置其它相关参数,如PLL、数据接口、插值滤波器、NCO、SINC等;
第四步:SPI总线配置完成后,提供稳定的数据实现数模转换。
3.3 信道化
对于雷达中频采集回放系统,为了满足后端存储速率不定的要求,本文设计了基于FPGA的信道化处理框图,增强了系统的通用性。
如图3所示,对于采集部分,因为每路ADC都是以高低字节分开的方式传输数据,因此要严格保证采样时钟同步,这在工程中很难实现。第一级FIFO设置存储深度为32B,当FIFO中可读数据达10个后,开始以同一个时钟读取FIFO,完成采样数据高低字节的同步以及拼接;第二级FIFO作为数据缓存,深度设置为8KB,不仅杜绝了前端拼接后数据出现亚稳定状态,而且为后续用户逻辑提供简单接口。当FIFO可读数据达到4KB时,READY信号拉高,开始向第三级FIFO写入数据;第三级FIFO除了作为乒乓式读取上一级FIFO的缓存,还为后续GTX编码争取更多时间。三级FIFO联合工作可实现告诉采集数据流的可靠稳定传输。
回放过程类似于采集过程,不同的是数据进行拼接合路后被送入虚拟FIFO。该虚拟FIFO的主要作用是缓存定量数据以确保回放的信号完整连续,其主要由DDR3和FIFO构成,可实现多种位宽和多种速率的数据缓存[11]。如图4所示。上行FIFO和下行FIFO主要负责数据位宽和时钟速率的转换,FIFO控制器负责DDR3控制器核以及其它两个FIFO的读写控制。具体框图如图4所示。
4 实验结果与分析
为了验证系统传输的可靠性,我们配置ADS42JB69为递增码测试模式,并将采集部分后端的GTX与回放部分前端的GTX相连,完成整个系统的验证。结果如图5所示。
图5所示为采集信号做信道化后发送至GTX的数据图,其中TRIG1为ADC发送的递增码,TRIG2为信道化后送至GTX的数据。两路数据拼起来刚好就是一路完整的递增码。图6所示为发送数据和回放数据的对比图,图中ERROR_CNT为0表明信道化过程误码率为0,DATA_OUT是DTAT_IN延迟一段时间后的结果,实现了高速数据流稳定可靠传输。
设置ADS42JB69为正常工作模式,输入信号频率为10MHz的单载频信号,输入和输出对比结果如图7所示。从图中可以看出,误码率为0,输出结果也很理想。
图8所示为采集的数字信号进行回放所得信号及其频谱,上方信号为ADC采集的信号,下方信号为经过信道化后回放的信号。从频谱图可以看出信号频率在10MHz,主瓣与旁瓣相差38.8d B,达到项目的性能要求。整个系统高效快速地实现了雷达中频信号的采集以及回放。
5 结束语
随着雷达工作环境越来越复杂,对现场电磁信号的采集与重现工作也变得越来越重要。面对并行传输高速数据流方式误码率居高不下的瓶颈,本文提出了一种基于高速串行接口的雷达中频信号采集回放系统并上板得以验证。该系统利用JESD204B接口与GTX接口的兼容性,完成了双通道模拟信号高速高精度采集/回放以及稳定可靠传输,不仅使得高速数据流的传输成为可能,而且催生了采样速率更高的模数转换器。系统设计简单、数据处理方式灵活和通用性强,对高频雷达信号采集和高速采集数据传输有积极的影响。
摘要：针对雷达现场中复杂多变的电磁信号难以及时分析处理,本文提出了一种基于高速串行接口的雷达中频信号采集回放系统。该系统充分利用JESD204B高速串行接口和吉比特收发器,通过Xilinx Virtex FPGA芯片对其进行控制,实现雷达中频信号的高速、高精度、可靠、稳定采集和回放,有效地解决了高速数据流并行传输时存在码间串扰的问题。
关键词：高速串行接口,采集回放,Xilinx Virtex-6
参考文献
[1]田耕,胡彬,徐文波.Xilinx ISE Design suite 10.x FPGA开发指南[M].北京:人民邮电出版社,2008.
[2]Jonathan Harris.JESD204标准解析[J].今日电子:2012,(12):31-33.
[3]JEDEC.Serial Interface for Data Converters[S].USA:JEDEC,2012:1-145.
[4]Xilinx.Virtex-6 Family Overview[EB].USA:Xilinx,2009.
[5]李坤,朱红.virtex-6 GTX高速串行传输原理与仿真[J].大众科技:2010.
[6]Xilinx.Virtex-6 FPGA GTX Transceivers User Guide[EB].USA:Xilinx,2009.
[7]TI.ads42jb69[Z].USA:TI,2012.
[8]Analog.AD9142[Z].USA:Analg,2012.
[9]Xilinx.FIFO Generator v4.4 User Guide[EB].USA:Xilinx,2008.
[10]席鹏飞,范晓星,冉焱,等.基于Rocket IO的FPGA互连研究及应用[J].电子科技,2015.
高速串行通道 第6篇
1 JESD204协议
JESD204B协议体系结构可以分为物理层、链路层、传输层和应用层其结构原理框图如图1所示。
物理层实现高速串行信号的发送和接收完成数据串并、并串转换以及编解码处理。接口采用电流模式逻辑(CML)驱动器和接收器的差分对组成，通信速率定义在312.5 Mbit·s-1与3.125 Gbit·s-1之间。差分电平定义为标称800 m V峰峰值、共模电平范围是0.72～1.23 V。该链路利用8b/10b编码采用嵌入式时钟。这样便无须额外的时钟线路，避免了高速速率下传输数据与额外的时钟信号对齐的复杂性[2]。链路层负责编码帧数据。校验数据，添加帧的边界和流量控制。链路层只发送和接收帧，并不需要知道帧的内容。传输层的工作是将A/D采样信息从数据流中提取出来。
2 JESD204B协议方案
2.1 Xilinx V6 FPGA
Virtex-6 FPGA是Xilinx公司推出的一块高性能低功耗FPGA。其内嵌8～72个千兆位收发器GTX。480 Mbit·s-1～6.6 Gbit·s-1的数据速率运行[3]。通过采用基于FPGA逻辑的过采样技术，可支持较低的数据速率[4]。每个GTX收发器都有大量用户定义的特性和参数，这些特性和参数可在器件配置器件定义，也有许多可以在运行过程中进行修改。GTX发射器实质上是一款并串转换器，输出使用单通道差分电流模式逻辑(CML)信号，TXOUTCLK是进行适当相处的串行数据时钟，可直接作为来自内部逻辑的并行数据寄存器。输入的并行数据由一个小型FIFO提供，可选择使用8b/10b、64b/66b算法对齐进行修改，以确保足够数量的跳变。输出信号摆幅可通以通过程序设定，其预加重也可编程从而补偿印刷电路板的损耗和其他互联特性。将输入的位差分信号转换为并行字流位宽可为8、10、16、20、32或40。可通过可编程均衡器，并使用FREF输入对时钟识别进行初始化，无须图例的时钟线路。数据模式采用不归零(NRZ)编码，可通过选定的编码方案确保充分的数据跳变。随后使用RXUSRCLK时钟将并行数据传输到FPGA逻辑中[5]。
GTX接口众多特性使其能够方便地实现PCI-E、SATA、SAS等高速串行接口的物理层与链路层桥接。可以考虑使用GTX接口实现JESD204B协议，以正确解析JESD204B接口ADC转化器发出的数据。
2.2 JESD204接口ADC转换器
使用的ADC为TI公司生产的ADS42JB69，它是一款高线性、双通道，16位，250 MSample·s-1的模数转换器。该器件支持JESD204B串口，数据速率高达3.125 Gbit·s-1。经缓冲的模拟输入在大幅降低采样保持毛刺脉冲能量的同时，在宽频率范围内提供统一的输入阻抗，这使得它可以轻松地将模拟输入驱动至极高输入频率。采样时钟分频器可实现更灵活的系统时钟架构设计。此期间采用内部抖动算法以在宽输入频率范围内提供出色的无杂散动态范围(SFDR)[6]。
2.3 协议的实现
协议的实现是完成对AD42JB69的A/D采样数据进行读取。物理层完成了数据在线路上的传输，可以直接使用GTX与A/D相连实现。A/D作为发送端FPGA作为接收端，链路层完成的主要功能是线路编码和对控制字符的检查。GTX接口内嵌了8b/10b编解码模块和控制字符检测模块，可以方便地实现与JESD204B标准设备的对接。在FPGA中基于GTX实现JESD204B协议，其难点主要有时钟的配置，以及对协议据帧的解析。
从时序图可以看出，由A/D的采样时刻到该时刻的采样数据被FPGA接收到存在一个延时。
工程中需要满足A/D采样率200 MSample·s-1。AD42JB69的JESD204接口可以配置为四线模式和两线模式。根据项目需求，应该使用四线模式才能达到200 MSample·s-1的采样要求。在四线模式下A/D的数据映射关系如表2所示。其中DA0、DA1、DB0、DB1分别接4个GTX接口。传输两个A/D转换器采样数据的高8位和低8位。因为采样时钟与传输时钟一致，JESD204设备先将A/D采样的数据进行8b/10b编码然后用与采样频率相同的时钟将编码后的数据进行并串转换并发送给接收端。计算可得到发送线速度为2.0 Gbit·s-1。因此FPGA需要正确配置RXPLL＿DIVSEL＿REF、RXPLL＿DIVSEL45＿FB、TXPLL＿DIVSEL＿FB、TXPLL＿DIVSEL＿OUT的值使GTX接收线速度能稳定工作在2.0 Gbit·s-1[7]。
2.4 数据帧解析的实现
在串行数据收发过程中如何判断数据的边界尤为界问题。通过在数据流中插入控制字符完成字同步和帧同步。以下列出JESD204B中使用的控制字符以及他们的功能。FPGA通过对控制字符的正确解析可以完成时钟恢复、数据边界认定，对齐等。
/K/=/K28.5/控制字符用来完成字同步。接收端可以通过拉低使发送端持续发送/K28.5/控制字。当接收端接收到连续的4个/K28.5/字符后字同步建立。此时FPGA作为接收端已经完成了时钟恢复，Comma字符检测。字同步建立以后进行帧边界确定。接收端拉高后发送端停止发送/K28.5/控制字，开始发送ILA帧。ILA帧的结构如图4所示，每个ILA帧包含4个多帧(Multi-Frame)[8]。
/R/=/K28.0/做为每个多帧(Multi-Frame)的开始标志。
/A/=/K28.3/用于串行数据流中的多帧(MultiFrame)同步。作为多帧(Multi-Frame)的结束标志。
/F/=/K28.7/用于串行数据流中的帧(Frame)同步，当当前帧的最后一个8位字节(Octet)等于前一帧的最后一个8位字节(Octet)时用/F/=/K28.7/控制字替换当前帧的最后一个字节。
通过上述规则检测K字符并将A/D采样数据存入FIFO。当完成了控制字符检测后需要将A/D的采样数据进行拼接，因为每路A/D转换器都是以高低字节分开的方式传输数据的，因此要严格保证采样时钟的同步。系统使用两级FIFO来对A/D采样数据进行缓存[9]。第一级4个FIFO完成采样数据高低字节的同步，其存储深度为16 Byte,4个FIFO的时钟分别接4个GTX的RXUSRCLK，当FIFO存储数据达到10时开始读出数据，这样就能保证4个FIFO的输出由一个时钟同步。第二级FIFO作为数据缓存，为用户逻辑提供简单接口，深度为4 kByte。用户逻辑接口有RD CLK,RD＿READY。当FIFO存储深度达到4 000时RD＿READY信号拉高。可以通过判断该信号开始读取数据。RD＿CLK需要>200 MHz，每次读取4 kByt数据后再等待RD＿READY信号有效，这样循环就可以将A/D采样数据连续地读入到用户逻辑。
3 实验分析
AD42JB69中包含了22个8位控制寄存器可以使用SPI接口对芯片的工作方式进行灵活的配置。可以配置芯片输出递增码、随机码、零一交错码、正弦信号等多种测试码源。这些测试码源可以用于验证接口传输数据的正确性，实验选用递增码作为测试码源方便发现错误，图6所示为使用Chipscope观察FPGA接收到的递增码波形[10]。
图7所示为频率5 MHz的单载波信号源经ADC芯片200 MHz采样后，传送到GTX接收端，经解码后的波形，可以看到信号波形每个周期有40个采样点。
4 结束语
随着传送速率的不断提高，并行传输技术中的同步码串扰等问题越来越严重，已不能满足高速数据传输的要求，成为工程应用瓶颈。笔者在分析FPGA中高速串行收发器GTX功能和JESD204协议后。实现了一种A/D采集数据的串行传输方式，解决了并行传输中遇到的问题。用Verilog语言编写了JESD204协议控制核，节省了工程成本。
参考文献
[1]Jonathan Harris.JESD204标准解析[J].今日电子,2012,(12):31-33.
[2]JEDEC.Serial interface for data converters[S].USA:JEDEC,2012.
[3]Xilinx.Virtex-6 family overview[M].USA:Xilinx,2009.
[4]Xilinx.Logicore IP.Virtex-6 FPGA GTX transceiver wizard V1.7 data sheet[M].USA:Xilinx,2010.
[5]Xilinx.Virtex-6 FPGA GTX transceivers user guide[M].USA:Xilinx,2009.
[6]TI.ADS42JB69 hand book[M].USA:TI,2012.
[7]徐文波.Xilinx FPGA开发实用教程[M].2版.北京:清华大学出版社,2012.
[8]ADI.JESD204B survival guide[S].USA:ADI,2011.
[9]Xilinx.FIFO generator V4.4 user guide[M].USA:Xilinx,2008.
高速串行通道 第7篇
随着信息量以几何级数膨胀, 信息传输速度不断快速提升, 总线接口也已经从并行方式转向高速串行技术, 传输速率更是已经从3Gbit/s达到12Gbit/s, 同时对设备提出了即插即用的互操作能力需求, 这些都为系统设计增加了工程挑战。
新一代消费电子、计算机和通信技术采用更快更宽的信息总线进行互连和传输, 这就要求在设计中需要更高性能的示波器捕获高速信号的频率谐波, 进行准确可重复的测试。随着高速串行系统越来越普及, 如何帮助开发人员缩短高速串行系统设计周期, 应对更高的信号速度和系统复杂性的挑战就成为示波器厂商需要解决的当务之急。泰克公司近日就推出了高性能DPO70000B数字荧光示波器和DSA70000B数字串行分析仪, 在原有型号的基础上, 增加了出色的垂直噪声性能、平坦的频响和出色的有效比特位 (ENOB) 。除了Pinpoint触发系统外, 新型号还以高达5Gbit/s的速率, 为高级串行数据总线提供基于硬件的快速实时串行码型触发功能, 特别是非常适合最新发布的USB3.0高速串行总线的设计。DPO/DSA70000B系列在所有通道上同时支持高带宽、深存储、快速采样率和快速波形捕获率, 可用于调试在四条通道上每条通道运行高达12Gbit/s的信号, 可以满足PCI-Express3、SATA 6Gbit/s、超高速USB、HDMI、Display Port和以太网等多种高速串行数据应用的开发和测试工作。
此外, 泰克公司还同时提供高性能新型有源差分探头, 实现快速上升时间、低电路接入负载和独特的专利TriMode测量切换技术, 与DPO/DSA70000B系列一起组成高速串行数据测试的完整解决方案。