数字变频范文（精选7篇）
数字变频 第1篇
MIMO-OFDM是目前研究上比较热门的技术之一。综合两者的优点,既能有效解决抗频率选择性衰落的问题,又可在不增加带宽的条件下成倍地提高通信系统的容量和频谱利用率,这为设计出一种高速传输的数字电台提供了可能。不过目前国内MIMO-OFDM技术的研究还处于起步阶段,真正得到应用的产品不多,多数是基于理论研究,本文介绍了一种针对频带利用率达到2.56bit/s/Hz的数字电台中上变频模块基于FPGA的硬件实现方法,为其他硬件设计者提供参考。
1 高速数字电台的基本参数
图1为采用了MIMO-OFDM编码调制技术的数字电台的发射机结构框图,上变频模块的位置为图中粗框黑体字所示。由于是多天线传输,信源先分解成分路信号,分别通过编码器(包括了信道编码和空时编码)、OFDM调制器后变成待发基带信号,最后经过上变频模块将中心频率搬移到射频,传输到多天线。
选定单天线传输速率为RC(最终N路天线发送信息的速率可达到N×Rc),调制方式采用2MQAM(最高能达到的频带利用率为2M),编码采用打孔卷积编码和螺旋分层空时码,最终产生采样率为fs,带宽为F的基带信号送至上变频模块(频带利用率为Rc/F,本系统设定为2.56bit/s/Hz)。确定信道编码与OFDM调制采用DSP芯片C5413编程处理完成,而上变频则采用altera公司的FPGA专业芯片实现。FPGA和DSP通过EMIF端口使用数据带相连。
2 FPGA的设计与实现
2.1 上变频模块的理论设计与硬件选择
上变频模块需将调制好的信号从基带频率搬移到射频,跨度较大,为降低硬件实现难度,设计中将整个上变频过程分为两级,前一级由数字实现,通过I、Q支路的正交混频,将基带信号中心频率搬移到中频fI后送往D/A;后一级经由滤波器滤波后二次模拟混频到射频fT,最终由天线发射。
本文的硬件设计主要集中在前一级。虽然经空时编码后各路信号并不相同,但对数字上变频的要求是一致的,可采用相同的硬件设计,所以,本文的叙述均以一路信号为例。
图2为典型的数字上变频原理框图,OFDM调制后的基带信号带宽为F,从频率轴上看,F为正轴频谱宽度,基带信号是负轴频谱为零的复信号,其采样率为fs,分为I,Q两个支路信号,均为带符号二进制数。两路信号通过数据带串行输入,每一个时刻输入一个支路的16位二进制数据(为避免传输过程中发生错位,设计后15位为支路数据,最高1位表示支路属性),故输入时钟变为2fs。
图中cos(nωc)和sin(nωc)两个正交载频由数控振荡器NCO产生。为完成混频中的相乘运算,两个支路信号需分别经N倍内插滤波,使采样率变为fν=fs×N和载频采样率保持一致。
由上可知内插系数N,混频载波频率fc等重要参数直接影响着整体设计,确定这些系数的要求为:①为简化硬件设计,内插系数N最好为整数,若为分数,分子分母均不宜过大,内插后的采样频率满足fν=fs×N;②为完成混频乘法运算,载波采用同样的采样率,故须有fν≥2fc以满足奈奎斯特采样定律;③正交混频后,低通滤波器的通带范围内只有一个周期的信号频谱,其他周期延拓的频谱落到带外且均被滤除, 考虑到滤波器fd的过渡带,fν-(fc+B)*2≥fd;④尽量使fν是fc的整数或有限小数倍,简化数控振荡器NCO设计;⑤为减小FPGA的运算时延,设定的fν应该越小越好。
为描述直观方便,本文仿真中拟定一组数据作为参考值。假定输入的基带信号带宽为200kHz,采样率为320kHz,内插系数定为75倍,则插值滤波后的采样率变为24MHz,设定正交载频频率为10.6MHz。这组参考值下的频谱变换图如图3所示。
根据系统运算量估计和成本预算,最终选用CYCLONE II系列EP2C8T144芯片实现。
2.2 使用QUARTUS进行硬件设计
根据本文中的参考值进行设计。I,Q支路串行输入后,需经串并变换分两路输出。这里采用由640kHz时钟驱动的深度为16位的FIFO做为缓冲器,数据读入FIFO后,根据数据最高位可判断是I支路还是Q支路,采用320kHz的时钟读出数据传至对应的插值器。为保证插值滤波器的运算速度,采用无须乘法运算的多级级联积分梳状(CIC)滤波器。经电路变换,插值器可移至梳状模块和积分模块之间。为减小旁瓣,采用3级级联。整个滤波过程中,两支路数据的二进制位数需要适量增加以确保相加运算不造成溢出,权衡保持精度、防止溢出和尽量减少运算量,最终采用二进制位数分级递增方法,3级CIC输入输出位数按2位递增,最终输出采用舍尾法恢复15位精度。
数控振荡器NCO由24MHz时钟驱动,采用查表法产生两路正交载波,具体可用步长为5的模16累加器计算查表地址,4位地址16位深度的正弦表完成查值。正交混频则可用乘加器实现,最终保留14位有符号数据精度用于输出到D/A芯片。
整个设计中用到了320kHz,640kHz和24MHz三种不同的时钟,均由48MHz主时钟经整数倍变换而得,用计数器即可生成,方法不再赘述。
以上模块中,NCO,时钟生成模块和数据精度控制模块由VHDL硬件描述语言编程实现,其他模块采用QUARTUS提供的各功能子模块搭建完成。经QUARTUS软件编译后,使用计算机仿真可得各数据的矢量波形图和RTL级结构图。软件综合分析,会自动总结出的硬件资源使用情况。从表1可见,选用EP2C8T144芯片是比较合适的。
2.3 硬件编程下载
硬件电路板主要由电源电路、FPGA主芯片、JTAG配置芯片、D/A芯片构成,48MHz主时钟由晶振产生,联线共占用EP2C8T144的90多个管脚。针对于实际电路情况,可使用QUATUS II进行综合布线,调整布线方案,使输出管脚与硬件电路板上线路焊接匹配。
3 结束语
本文针对频带利用率达到2.56bit/s/Hz的MIMO数字电台中的数字上变频部分,给出了一种具体的结构和参数设计,并对此设计进行了软件仿真和具体硬件实现。该设计在一定程度上合理利用了硬件资源,简化了实现难度,节约了成本,是一种比较好的设计。
参考文献
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数字上变频器的应用设计 第2篇
数字上变频器在实际应用当中比较简单易行，主要是运用了以下的原理完成工作：首先，基带信号要经过量化的一个环节，在此环节之后，再通过内插滤波器把原来较低的数据采样率提升起来，然后再利用低通滤波器把内插环节里面产生出来的带有不利影响的噪音全部清除干净，最终将得到的信号和正交载波信号两者放在一起混频，这样一来，全部数字混频需要完成的工序就全部就绪，只要再通过DAC把上面得到的信号放到中频输出中直接进行输出就可以了。
数字上变频器是由两个主要部分组成的，第一个部分就是内插滤波器，另外一个部分则是正交数字混频器。内插滤波器主要的功能是把全新的取样值进行重新放置，放置的位置则是最初的取样值附近，加入的新取样值一定要是零值，这样以来，输出以后的信号原先具有的取样率就会照比从前大大提高，还可以对时域里面的数据加入零值，这样在这个频域当中，信号可以产生与原始信号频谱相一致的镜像内插结果如图1所示。正交数字需要进行的混频工作完成之后，还要对信号进行进一步的处理，其中的内插信号要和载波的I/Q路信号放在一起完成混频，以往I/Q两路信号在进行处理的时候，常常会出现不平衡的现象，经过上面的环节进行处理之后，上频所需要的工作就更容易完成，也会呈现出很好的效果。
2 数字上变频器AD9856的主要功能与组成
如今市面上生产数字上变频器的厂家不是很多，其中比较知名的有intersil公司的HSP50215.AD公司的上变频器AD9856与AD9857。其中HSP50215于结构层面上所显现出来的DAC，是其他同类仪器所不具有的，但是输出采样数值却没有因此降低，依然有着很高的数值，顶峰值可以达到3.25MSPS;AD9856则是集合了12位DAC等一系列的数据输入的优点。笔者以AD9856设计的原理和实际应用为例，在下面进行简要分析。
AD9856将高速32位NCO器以及其他诸多的DSP功能完美地在同一块芯片上进行了集成，得到了功能更加全面的QDUC器件，其组成如下图2所示。
AD9856在内部中安装着具有三个级连的半带滤波器，加入这种仪器之后，原本的数据采样率可以得到4～8倍的有效提高， (其中任何一个HBF都可以有效地提高数据采样率两倍) 。CIC滤波器在多速率信号处理环节当中是一个非常重要的组成部分，CIC内部往往具有着不尽相同的结构，这样就使得它无形当中拥有了可以使数据的采样率得到升高或者是降低的能力，而在AD9856内部组成部分当中，CIC滤波器也常常被当做内插滤波器进行配置，内插之后的效果可以得到2～63倍的提升。正交数字在进行混频并且驱动之后，可以得到一个12位的DAC，这样就会有中频信号直接产生出来，并且同时完成传输。
3 数字正交上变频器AD9856的应用设计
借助AD9856和应用较广的DSP两者进行结合，就可以构建成无线电测控设备中的里面的软件无线电系统。通过改变DSP软件和AD9856的配置，就可以令系统完成诸多的工作。DSP可以借助SPI串行总线来对AD9856内部的寄存器完成有效的读写，还可以对AD9856的工作方式进行设置，CIC滤波器的内插率、逆CIC滤波是否被旁路等问题都可以通过这一技术手段得到有效的解决，同时也可设置可编程放大器AD8320/AD8321的增益。DSP只需要对数字基带信号进行Hilbert变换，得到正交的I/Q路信号，并将需要上变频的I/Q路信号进行处理后按顺序排列，送入AD9856的数据输入端口，由AD9856完成上变。
4 结语
利用数字上变频器来对软件无线电系统进行设计改良之后，不仅可以使载频发生改变，更加能使原本单一的工作方式变得多变，同时也令繁杂的发射机设备变得简化，设备具有了更高的可靠性，数字上变频器具有的优越性完全地发挥出来。
摘要：本文主要对数字上变频器工作原理以及实际应用中发挥的作用进行简要分析, 着重对其具有的独特内部结构和内插滤波器所拥有的特点进行阐述, 再举Analog Device公司生产的数字正交上变频器AD9856作为典型的例子, 对其功能以及设计方法进行简要的介绍。
关键词：软件无线电,数字上变频 (DUC) ,内插微波器
参考文献
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数字变频 第3篇
在运动目标速度测量中, 常利用频谱分析的方法获取目标的多普勒频率, 并依据多普勒测速原理来完成动目标速度测量。为达到高精度测速的要求, 需进一步提高频率分辨率, 在实际频谱分析中, 要对获取的试验数据先进行分段处理, 在此基础上再进行细化操作, 这样可获得比常规FFT分析更高的频率分辨率[1]。近年来, 频谱细化技术发展迅速, 常见的方法有:HR-FA法[2], 基于多相滤波器的ZFFT法[3], 基于复调制的Zoom-FFT法[4,5], 自适应Zoom-FFT法[6], Chirp-Z变换[7,8]和小波基法[9]等。然而, 这些频谱细化技术普遍存在运算量大, 不易实现编程的缺点。为此, 提出了一种数字变频FFT的频谱细化算法, 并利用图形化编程语言LabVIEW进行了编程设计。
1 数字变频FFT的数学原理
在频谱分析中, 频率分辨率表示频谱中能够分辨的两个频率分量的最小间隔, 用频率间隔Δf表示为:
要提高FFT的频率分辨率, 可通过以下两种途径实现:
(1) 降低采样频率fs。这会使频率分析范围缩小, 其降低的幅度受到采样定律的限制。
(2) 需要增加分析的采样点数N。这意味着计算机的存储量和计算量大大增加, 由于实际系统软、硬件方面的限制, 这样做并不总是可能的。
可以看出以上两种方法提高频率分辨率的能力有限且灵活性差。所用的数字变频FFT主要指采用移频特性进行频谱细化的技术[10,11], 其原理框图如图1所示。
设模拟信号为x (t) , 经A/D转换后得到采样时间序列x (n) (n=0, 1, …, N-1) , 设fs为采样频率;f1～f3为细化分析频带;f0为需要细化的频带中心频率;D为细化倍数;N为FFT分析的点数, 算法如下:
(1) 复调制移频
所谓复调制移频就是将频域坐标向左移或向右移, 使得被观察的起点为频域坐标的零频位置。这里对离散信号x (n) 用exp[-2πf0/fs]进行复调制, 把需要细化的频带起点移至频率轴原点, 得到:
(2) 数字低通滤波
为保证重新采样后不发生频谱混叠, 必须进行抗混叠滤波, 以滤出所需分析频段信号。设频率细化倍数为D, 则低通滤波器的截止频率fc=fs/2D。
(3) 重新采样
信号被移频和低通滤波后, 分析信号频带变窄, 因而可以以较低的采样频率fs′=fs/D进行重采样, fs′比原采样频率降低了D倍, 即对原采样点每隔N点再抽样一次。
(4) 反移频处理
实行反移频操作就是将频率中心重新移到需要细化的频带起始频率, 使得移频前后的频率保持一致。
(5) FFT运算
对反移频后的信号进行FFT处理, 得到细化后的频谱, 其频率分辨率提高了D倍。
2 数字变频FFT的LabVIEW实现
2.1 虚拟仪器LabVEW
LabVIEW是美国NI公司推出的虚拟仪器开发平台软件, 是一种非常优秀的面向对象的图形化编程语言, 用于快速创建测试、测量和控制应用程序[12]。它的优点是数据处理速度快, 硬件支持等方面功能强大;缺点是在数值处理、分析和算法工具等方面的效率不高。而MathWorks公司开发的Matlab提供了强大的矩阵运算和图形处理功能, 编程效率高, 特别擅长数值分析和处理, 但其界面开发能力较差, 不能进行实时操作和控制。
鉴于LabVIEW和Matlab两种语言的优点, 在虚拟仪器开发过程中, 除利用LabVIEW直接编程外, 还可结合Matlab进行混合编程。通常用LabVIEW设计用户图形界面, 负责数据采集和网络通信;Matlab在后台提供大型算法供LabVIEW调用。
2.2 LabVIEW直接编程实现数字变频FFT
在LabVIEW直接编程中, 通过调用Ramp Pattern.vi节点和Exponential.vi节点完成信号的复调制和反移频操作;通过调用Decimate.vi节点对复调制后的信号进行滤波, 压缩频带, 然后进行整数倍抽取。其中, 对信号进行数字低通滤波的滤波器为切比雪夫I型滤波器, 其主要参数:阶数为8阶, 截止频率为0.8· (fs/2) /D;通过调用FFT.vi和Array Size.vi节点完成FFT运算, 辅以其他相应的计算处理节点, 根据数字变频的原理图最终实现数字变频FFT, 其程序框图如图2所示。
2.3 LabVIEW与Matlab混合编程实现数字变频FFT
LabVIEW与Matlab的混合编程, 可通过调用LabVIEW中的Matlab Script节点实现。其中, Matlab Script节点本身具有多输入、多输出的特点, 一次处理的信息量可以很大。在Matlab中, 根据数字变频FFT的数学原理, 编程实现复调制移频、低通滤波、重采样、反移频和FFT操作处理, 经调试无误后, 导入到Matlab Script节点中;然后在LabVIEW中, 通过调用Sine Wave.vi产生仿真信号, 或从文件中读取信号数据, 同时添加采样频率, 细化倍数等控制节点;最后连接各图标, 实现数字变频FFT, 其程序框图如图3所示。
3 仿真分析
利用LabVIEW编程实现数字变频FFT软件处理平台, 调用FunctionsAnalyzeSignal ProcessingSignal Generation子模板中的Sine Wave.vi创建正弦信号发生器, 构造仿真信号:
式中:f1=2 002 Hz;f2=2 004 Hz;f3=2 006 Hz;采样点数N=5 120;采样频率为51 200 Hz。根据式 (1) 可知, 此时频率分辨率为10 Hz, 在频域内分辨不出这3个信号。
若要把分辨率提到1 Hz, 即细化10倍, 就要采样51 200个点, 然后把分析频带 (2 000～2 010 Hz) 的起始频率f=2 000 Hz点移到原点, 当细化倍数D=10时, 即51 200个采样点每隔10个点进行抽取, 完成对复调制移频、滤波后的信号重采样。新的采样频率即为5 120 Hz, 降低了10倍, 抽取得到5 120个点。为了使细化后的频率与细化前的一致, 在作FFT前应该实行反移频, 这样就可以得到分析频带上的细化频谱。如果采用LabVIEW直接编程处理, 其细化频谱如图4所示;如果采用LabVIEW和Matlab混合编程处理, 其细化频谱如图5所示。
从图4和图5中可以看出, 基于LabVIEW的两种编程方法都实现了频谱细化的功能, 2 002 Hz, 2 004 Hz和2 006 Hz三个频率点对应的幅值谱清晰可见, 且幅值相差2.5倍, 分辨率为1 Hz。
4 结 语
数字变频FFT是频谱分析中一种约束条件少, 可操作性强的方法。在此借助功能强大的LabVIEW软件编程处理方法, 使得数字变频实现简便, 能够满足提高频率分辨率的要求, 并具有很高的实时性。
显然, 在动目标速度测量中, 利用数字变频FFT进行频谱细化处理, 可获得更高的频率测量精度。根据多普勒原理, 也可获得更高的测速精度。因此, 研究中基于LabVIEW的数字变频FFT频谱细化方法在工程实践中有着重要的应用价值, 可广泛应用于汽车、飞机等运动目标的速度测量中。
摘要：在动目标速度测量的工程应用背景下, 针对传统频谱细化技术计算量大和实现困难的缺点, 提出一种数字变频FFT的频谱细化算法, 并根据其数学原理, 进行了基于LabVIEW的两种编程设计方法研究。仿真结果表明, 两种设计方法都可满足信号分析中提高频率分辨率的要求, 但与选择的细化倍数有关。由于具有编程简便和实用性强的优点, 这两种实现方法均可广泛应用于汽车、飞机等运动目标的速度测量。
关键词：数字变频FFT,频谱细化,虚拟仪器,频率分辨率
参考文献
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基于DSP数字型变频调速系统 第4篇
数字信号处理器(DSP)是高速专用的微处理器,运算功能强大,数据传输速度快,在数字控制领域应用广泛[2]。TMS320C240是目前应用于数控领域性能最好的DSP芯片[1],它是专门为电机控制设计的,它内部自带了PWM输出单元,具有适时运算能力,并集成了电极控制外围部件,使设计者加较少的硬件设备,就可以构成最小目标控制系统,从而可以降低系统费用和成本。PWM逆变器开关器件采用新型IGBT器件,具有开关频率高、驱动功率小、线路简单等特点。日本富士EXB840为系统驱动器,这是专门用来驱动IGBT的驱动模块,由控制电路输出的PWM控制信号经驱动模块EXB840控制IGBT1-6的通断,实现调压调频,从而控制电机的转速。本文选用以上数字器件进行了交流电动机变频调速系统设计,它具有调速范围宽、效率高、动态性能好等特点,被广泛地应用在交流调速领域。
1 系统的总体构成
基于DSP数字型变频调速系统的结构框图如图1所示。
该系统主要由主回路部分,控制电路,检测部分三部分组成,还附有必要的外围电路。主回路主要是把电网电压经过整流和逆变,送入交流电动机,并通过控制电路控制逆变器开关元件的开断,实现电动机的调速。控制电路把检测电路采集到的电压、电流和转速等信号送入DSP芯片中,进行矢量控制算法运算,再输出控制信号控制主回路逆变器,同时通过键盘控制经DSP处理后显示电动机的运行状态。
2 硬件设计
2.1 主回路
采用电压型PWM变频器的主回路。这种变频器先将电源提供的交流电通过整流器变成直流,再经过逆变器将直流变换为交流电。应用不控整流、PWM逆变器调压变频的交-直-交变压变频装置,该结构可以较好地解决输入功率因数低和输出谐波大的问题。PWM逆变器开关器件采用IGBT,它是一种新型全控电力电子器件,综合了MOSFET和GTR的优点,开关频率高,驱动功率小,线路简单的特点。主电路结构如图2所示。
2.2 控制回路
控制电路的核心采用D S P芯片中的TMS320C24*系列,它是专门针对电机控制而设计的,本系统中应用TMS320C240芯片。C240含有操作速率为20×10条指令1s的CPU,片内含有16KB程序存储器(ROM),544B数据存储器,双十位A/D转换器,它含有同步串行外设接口(SPI),异步串行通信接口(SCI),备有四种掉电模式,采用基于仿真头(JTAG)扫描的仿真技术;它提供的脉宽调制(PWM)及I/O接口,可以用于驱动各种类型的电机。它包含了3个起/停定时器和9个比较器,并辅以灵活的波形发生逻辑,可产生多达12路PWM输出;它还支持对称的和非对称的PWM生成能力以及空间矢量PWM状态装置,以实现功率开关器件的优化方案;它能以比较低的功耗延长使用使命,它还包括死区发生单元,从而有助于保护功率器件;此外,事件管理器集成了4个接收输入端,其中2个可用于光电编码器正脉冲的直接输入。C240内部框图如图3所示[1]。
该控制电路的算法采用矢量控制算法,把采集的电压,电流信号和速度信号同时送入TMS320C240芯片中,在C240中经过比较器和函数库进行矢量运算,输出控制信号[4]。
2.3 驱动电路
应用日本富士电机的E X B系列驱动器EXB840,作为该系统的驱动器,这是专门用来驱动IGBT的驱动模块。该模块的特点是内部装有2500V的高隔离电压的光耦合器,有过电流保护电路和过电流保护输出信号端子,另外,可以单电源供电。由控制电路输出的P W M控制信号经驱动模块EXB840控制IGBT1-6的通断,实现调压调频,从而控制电机的转速。EXB840驱动器的内部结构和脚码说明如图4所示[3]。
2.4 检测电路
电压、电流检测均采用霍耳元件,其特点是可实现隔离,而且交直流均可检测,精度高,但需要外接电源,价格较高。转速检测采用光电编码器,这是一种位置检测器。
3 软件设计
DSP程序的编写可以用汇编语言,也可以使用C语言。一般来说,采用C语言设计的开发周期短,效率较高,并且移植性好,利于实现模块化、组态化的设计目标,所以设计中的程序也是用C语言编写的[4]。主程序流程图如图5所示。
4 结论
将设计的变频系统运用于电梯运行控制系统中,由于电梯经常需要处于正反转、反复起动制动过程中,要求电动机在各种负载下都有良好的调速性能和准确停车性能。本设计采用全数字芯片实现交流电动机的变频调速系统,能够在规定时间周期内采集数据、信息、发出控制信号,并且能在准确的时间内达到目的要求,完全能够满足电梯乘客的舒适感和平层精度要求。此外,该系统结构紧凑、体积小、重量轻、可靠性高、功能强、成本低等优势赢得广大用户关注,已广泛用于冰箱、空调、洗衣机等家用电器及风机、泵或一般工业变速传动控制中。
参考文献
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基于多相滤波的高效数字下变频设计 第5篇
航天测控技术在航天技术中占有非常重要的地位[1],发射技术已经相对较为成熟,而接收技术却一直处于追赶阶段。当今,发射技术高速发展,这就促使接收系统向高速宽带数字处理方向不断发展。
传统数字接收机的结构较固定,运行的模式相对单一,人们在基于软件无线电技术的全数字接收机的研究方面投入较大精力[2],相应产生了许多新的接收技术。而较为理想的全数字接收机,是在天线后面直接射频采样来进行数字处理。因此,本文提出了一种高效数字下变频滤波结构[3],来实现航天测控系统中的宽带接收技术。
相对于模拟的下变频技术,数字下变频结构有较为理想的I/Q通道平衡特性,并且通过抽取可以降低数据传输速率。然而,数字下变频器的运算速度[4]影响着输入数据流能达到的最高速度,中频采样率的不断提高给硬件的实现带来了很大压力,这种情况下,就需要一种能够在低频下来完成高速数据流下变频的方案。
基于以上分析,本文提出了一种利用多相滤波结构的数字下变频技术[5],该技术实现了在低频下完成高速数据流下变频,使信号带宽达到了百兆量级,从而实现了对中频接收信号的直接采样;另外,该方法又采用了双路滤波结构,由于两通道所用的滤波器具有相同的原型滤波结构,所以它们的频响特性一样,因此,不会直接带来I/Q两路的不一致。通过分析和比较,相对于传统方法,该方法节省了大约1/3的硬件资源,降低了开发设计的成本,并达到了很好的效果。
1 传统数字下变频器的结构
数字下变频的作用是将高速率的数字中频信号下变频为低速率的数字基带信号,并且降低了信号的采样速率。数字下变频器结构的基本模型如图1所示,其主要由3部分构成:本地振荡器(NCO)、混频器和低通/抽取滤波器[6]。
图1中,将A/D转换器的输出信号送进数字下变频,经过混频器后,将输入的数字信号分别与本地产生的正弦信号和余弦信号相乘,得到I、Q两路信号;然后,再分别经过低通滤波器与信号降采样处理,其输出是滤去高频分量的且数据流降低了的数字基带信号。
图1虚线部分为传统的数字下变频器的结构,如果用FPGA实现,通常会遇到如下几个问题:(1)如果中频信号的采样速率非常高时(例如>200 MHz),FPGA就无法用普通I/O引脚来接收;(2)用通用的查表法时,无法产生高速NCO;(3)混频器部分的高速乘法器结构无法实现[7];(4)抽取滤波器部分的高速乘法器和高速加法器无法实现。
为了克服以上瓶颈,提出了基于多相滤波的数字下变频设计方法。
2 多相滤波数字下变频原理
2.1 下变频器混频器部分理论推导
设输入信号为:
式中,x(t)为接收信号;a(t)为传输数据;f0为载波频率;φ(t)为接收信号的初始相位。
此处选用带通采样频率fs可表示为:
则采样后的序列可表示为:
式中,
分别为信号的同相分量和正交分量。
由式(3)可得:
令
则可得
也就是说x'BI(n)和x'BQ(n)两个序列分别是同相分量xBI(n)和正交分量xBQ(n)的2倍抽取序列。由于xBI(n)和xBQ(n)是零中频信号,所以其数字谱宽度小于π/2,故其2倍抽取序列x'BI(n)和x'BQ(n)可以无失真的表示原序列[8]。
而且容易证明,x'BI(n)和x'BQ(n)的数字谱[9]为:
也就是说二者在数字谱上相差了一个延迟因子,在时域上相当于相差了半个采样点,这里,w=2πfs。这半个时延差显然是由于采用了奇偶抽取[10]引起的,如图2所示。
本文通过设计2个时延滤波器来对这种时延差进行纠正,下面给出这种滤波器设计方法。
2.2 时延滤波器的设计
将二者在时间上进行对齐的一种简单的、有效的方法是用2个时延滤波器来进行校正[11],此处,2个时延滤波器的频率响应需要满足:
可以选
用上述的2个滤波器分别对x'BI(n)和x'BQ(n)进行滤波,可得
因此,经过Hi(ejw)、Hq(ejw)的滤波,2个正交的基带信号x″BI(n)和x″BQ(n)在时间上就完全对齐了。这样实现起来是比较容易的。无论选择哪组作为延时滤波器,由于都是从同一原型滤波器抽取而来的,因此,对I、Q支路的信号失真一致,并且有较好的镜频抑制性能。
基于多相滤波的下变频器的混频器结构如图3所示。
由图3可以看出,通过设定采样频率和奇偶抽取来把模拟信号变换为2个正交的零中频数字基带信号,而一般的带通采样还需要通过数字正交混频才能得到2个正交的基带信号,这样就省去了NCO[12,13],而且本身已经进行了抽取,采样率降为原来的1/2,并且实现起来相对较简单。下面将给出下变频器的低通滤波器的设计方法。
2.3 基于多相滤波的低通滤波器设计
有限冲激响应(FIR)数字滤波器的特点是,单位冲激响应h(n)为有限长,其系统函数可表示为:
式中,N为FIR滤波器的阶数。
也可以用线性卷积表示FIR滤波器的输入输出关系,
即
2.3.1 传统数字下变频结构的低通滤波器输出
要实现接收的中频信号为350 MHz,中频带宽为100 MHz,采样率为280 MHz,所以,设置本振信号中心频率为70 MHz,且初始相位为0。则I路产生的NCO值为:0,-1,0,1,…,则Q路产生的NCO值为:1,0,-1,0,…,输入的数据流为x(1),x(2),x(3),...,x(n)。则I路在进入低通滤波器前的数据形式可以表示为:0,-x(2),0,x(4),…,则Q路在进入低通滤波器前的数据形式可以表示为x(1),0,-x(3),0,…,此处,滤波器阶数为32阶,即滤波器系数可以表示为b(0),b(1),b(2),…,b(31)。则经过低通滤波器后I路数据可以表示为:
经过低通滤波器后Q路数据可以表示为:
2.3.2 基于多相滤波的低通滤波器的设计
由图3可知,输入序列为x(1),x(2),x(3),...,x(n)。
同理,根据前面所述,设I路产生的NCO值为:0,-1,0,1,…,Q路产生的NCO值为:1,0,-1,0,…。
由式(20)和式(21)可得,I路的低通滤波器系数为原型滤波器的偶数抽取,阶数是16阶。Q路的低通滤波器系数为原型滤波器的奇数抽取,阶数是16阶。那么,基于多相滤波的下变频器的结构如图4所示。
3 下变频器的工程实现
经过工程验证,对于中频频率为350 MHz,中频带宽为100 MHz,采样率为280 MHz的接收信号,用基于多相滤波的下变频器对该信号进行下变频是现实可行的。
在多相抽取滤波器FPGA的实现中,有一个值得注意的地方就是对数据溢出的处理。2个定点数据相加后得到的总和有可能会超出存储计算结果的寄存器的动态范围,进而导致溢出。溢出的结果将会导致严重的信号失真,并且会在滤波器的输出端造成较大的振幅震荡[14,15]。
本文中对溢出的处理方案如下:运用模2K+M的补码编码的方案[16],即将符号位先进行扩展,然后再进行运算。令M=2,即模2K+2补码的方式,就是将符号位进行扩展,将原来使用的“0”和“1”表示正负转换为用“00”和“11”分别表示正和负。接着进行FIR滤波处理后,就避免了溢出情况。
下面将从占用FPGA资源对比来证明本文提出的方法相对于传统下变频法有较大的优越性。
FPGA选用的是XILINX公司VIRTEX-II系列的器件XC2V3000-4BG728。表1所示为FPGA中分别使用传统下变频方法和使用多相滤波法时的FPGA资源使用情况。
通过表1中2种方法的对比可以看出,在FPGA资源使用上相比于传统方法,多相滤波法节约了1/3的资源,且将该方法用在工程实现中是切实可行的。
4 结束语
在现有技术条件下,用传统的数字下变频方法来实现上述指标比较困难。多相滤波法实质就是对一个原型滤波器进行抽取而得到2路滤波器的系数,因此其与理想滤波器的差异不会导致I、Q两路的不匹配。此外,多相滤波法能以较低的阶数来实现较高的镜频抑制比,进而减少了系统对电子器件运算速率的依赖和FPGA内部资源的损耗,大大降低了运算量。本方法对宽带高中频系统的数字下变频处理有较好参考价值。
数字变频 第6篇
关键词：多相滤波,直接数字频率合成,输出并串转换器
传统的调制方式包括模拟调制和数字调制,模拟调制中的基带信号和载波都是模拟信号。随着软件无线电技术理论的发展以及大规模集成电路的广泛应用,原来的模拟通信系统的基带处理部分采用数字电路逐渐数字化、软件化,这样就可通过可编程器件的可编程性对工作频率、系统带宽、调制方式、信源编码等进行编程控制,实现不同的通信功能系统,灵活性大为增强[1]。然而,根据奈奎斯特抽样理论,要对通信系统的射频部分进行数字化处理,要求数字信号的采样频率至少是模拟射频信号最高频率的2倍以上,由于以往数字处理器件以及DA转换器件的处理速度的限制,传统通信系统的基带信号为数字信号,载波仍然是模拟载波。
近期,Xilinx公司发布了Virtex5系列FPGA,借助于该FPGA拥有的用于实现高性能DSP的550 MHz DSP48E slice以及实现终级并行连接功能的1.25 Gb/s Select IO技术,可以直接实现数字射频信号的调制,Maxim公司也发布了采样率高达4.3 GS/s的DA转换器MAX5881,可以从50 MHz~1 000 MHz直接进行模拟射频信号合成。本文介绍了如何使用Virtex5系列FPGA进行数字射频信号调制以及通过MAX5881输出模拟射频信号的“全数字”上变频技术。之所以称为“全数字”,是因为其基带信号和载波全部都是时间离散的信号,完成调制的器件也是数字器件。
1 系统总体结构设计
按照通信调制基本理论,上变频需要将调制好的信号从基带频率搬移到射频频率,对于基带信号,其带宽一般较窄,因此在很多应用场合中都是根据Nyquist采样定理,再结合工程实际,采用2.5~4倍的基带信号最高频率进行采样。而作为载波的DDS输出波形,其频率相对较高。如果用基带信号对载波进行正交调制,即是数字信号的相乘,要求基带和载波具有相同的数据速率。所以,在进行正交调制之前必须对基带数字信号进行插值滤波,提高其数据速率。提高基带信号的数据速率有两种途径:一种是简单的数据保持方法;另一种是严格的插值滤波法。简单的数据保持法是将序列的每一个采样点做简单的保持(或重复采样)直到下一个采样点到来。这种近似的处理办法相当简单,但效果不佳,只适合于数字调制方式或基带信号带宽很窄、对信号精度要求不高的场合。本设计采用严格的插值滤波,先经过零值内插,然后再滤波得到。信号从基带频率插值到4 GHz,插值倍数比较大,故采用多相滤波结构的FIR滤波器实现。
经过插值后的数据与DDS产生的载波频率相乘,乘法器使用Virtex5系列FPGA内的高性能DSP模块实现,该模块是FPGA内部的硬件模块,可运行在550 MHz。为了保证信号的精度同时减少资源的使用,基带信号用12位有符号数表示,载波信号用10位无符号数表示,二者相乘后为22位有符号数。由于MAX5881为12位输入精度,截取22位有符号数的高12位作为FPGA的输出。
2 FPGA与MAX5881的接口设计
MAX5881是Maxim推出的首款12位、4.3 GS/s数模转换器,器件提供出色的杂散、噪声和邻道性能。MAX5881的输出刷新速率高达4.3 GS/s,其数据接口的输入速率也需要比传统数模转换器件高。针对这种高带宽的数据接口,设计了如图1所示的FPGA与DAC的数据接口[2]。
MAX5881在DDR模式下工作时钟速率高达2.15 GHz,有独立的模拟和数字时钟,数据接口的时钟由MAX5881输出,用于简化和FPGA的接口。MAX5881输出的数据时钟DATACLKP/DATACLKN是由CLKP/CLKN引脚上的高精度模拟时钟源分频产生的,因而时钟周期的抖动非常小,适合作为FPGA的工作时钟。
为了保证FPGA生成的数据传输到MAX5881接口端与CLKP/CLKN的相位对齐关系,采用了“系统同步化”设计。这一设计的过程是将时钟管理单元(DCM)的CLK0从芯片内部经过一个OSERDES输出到电路板,然后再将时钟作为反馈时钟送回DCM。PCB板上的时钟反馈路径长度等于从FPGA到MAX5881的数据路径长度减去DATACLK路径的长度,这就保证了时钟反馈路径产生的延时等于FPGA到MAX5881的数据传输路径延时减去MAX5881的DATACLK输出到FPGA的延时,因而由DCM提供的延时恰好补偿FPGA的数据与时钟路径延时。此时到达MAX5881的数据变化发生在DATA-CLK的上升沿与下降沿。为了保证MAX5881的建立与保持时间要求,还要对数据与DATACLK之间的相位关系进行微调。这个附加的延时可以通过增长反馈路径的长度或者在反馈路径上加入一个FPGA ODELAY模块来实现。
MAX5881包括四个12位复用低压差分信号(LVDS)输入端口,每个端口以双倍数据速率(DDR)或四倍数据速率(QDR)模式工作在1 075 MHz。该器件接受1/2 DAC刷新速率的时钟,在时钟上升沿和下降沿均触发转换。输入数据速率为1/4 DAC刷新速率或1/2时钟速率。将MAX5881的CLKDIV引脚置为低电平并将FPGA的OS-ERDES配置为DDR模式,此时,MAX5881输出DATACLKP/DATACLKN的频率等于其输入引脚CLKP/CLKN频率的1/4。对应MAX5881的采样频率,CLKP/CLKN的频率为2 GHz,DATACLKP/DATACLKN的频率为500 MHz。这个500 MHz的时钟信号驱动FPGA的OSERDES模块。由于OSERDES模块工作在DDR模式,在DATACLKP/DATA-CLKN的上升沿与下降沿都有数据输出,因此FPGA输出的数据速率为1 GHz。由于FPGA内部逻辑仍然不能直接产生1 GHz的数据,因此FPGA使用了并行处理方式,首先生成4路250 MHz的数据,然后通过OSERDES模块串行输出1 GHz的数据。采用这种方式降低了FPGA的时序要求,系统运行更加稳定。
3 数字射频信号上变频
3.1 多相滤波器结构
本设计中,假定被调制信号的采样频率为250 MHz,需要进行16倍插值才能达到4 GHz的采样率。考虑到速度与资源的要求,采用了两级4倍插值滤波器级联的方式,每一级都采用了多相滤波的方式来实现。
传统的4倍插值滤波方式是将每两个原始数据中间插入3个0,设原始数据序列为[a,b,c,d…],则4倍插值后的序列[x1,x2,x3,x4…]=[a,0,0,0,b,0,0,0,c,0,0,0,d,0,0,0…]。本设计中250 MHz的数据经过插入3个0值后,数据速率已经达到1 GHz,用x序列表示输入信号,c序列表示抽头系数,y表示输出信号。则,令m=0,y(0)=c0·a+c1·0+c2·0+c3·0+c4·b+…+c10·0+c11·0+c12·d,可以直观地发现,输入序列x中有3/4的数据是0,这些数据对FIR滤波器的乘法器毫无意义,因此将滤波器的抽头系数分为4组。图2给出了第一个子滤波器的抽头系数的计算流程。从图中可以看出,该组抽头系数如同一把梳子,计算得到输出yn,而yn+1,yn+2,yn+3则由其他三组抽头系数计算得到。第一个子滤波器从第一个输入开始计算,第二个子滤波器从第二个输入开始计算,依此类推。当第一个子滤波器的四组抽头系数都计算完一遍后,各组抽头系数向右移一个单元格,计算得到输出yn+4,yn+5,yn+6,yn+7,依此类推。每一组子滤波器独立工作在250 MHz,四组子滤波器输出数据组合成1 GHz,降低了每个子滤波器的工作频率。
3.2 滤波器参数计算
多相滤波器尽管结构不同于普通FIR插值滤波器,但原理与普通的FIR滤波器等效,可以按照传统的滤波器参数设计方法计算多相滤波器的参数。对于4倍插值的多相滤波器,由于滤波器的抽头系数必须分配到4组子滤波器中,因此滤波器的抽头系数必须是4的整数倍。设计了归一化通带截止频率0.2、阻带起始频率0.4的40阶FIR滤波器,使用FDATool计算了抽头系数,幅频特性如图3所示,并对该滤波器系数使用Matlab进行了仿真,仿真图形如图4所示。
3.3 直接频率合成正弦载波技术
直接数字频率合成技术(DDS)具有较高的频率分辨率,可实现快速的频率切换且在频率改变时能够保持相位的连续,通过FPGA很容易实现频率、相位和幅度的控制。因此,DDS的应用越来越广泛,在数字化的调制解调模块中,DDS取代了VCO(模拟的压控振荡器)而被大量采用。
DDS的基本原理是通过一个可控的相位累加器的输出作为一个ROM查找表的地址输入,根据ROM查找表存储的数据输出数字正弦波形。相位累加器的频率控制字k根据输出模拟频率来计算[3]。本设计中MAX5881的刷新速率为4.0 GS/s,为了保证输出正弦波的质量,一个周期内最少应该有2.5个取样点,据此设定DDS输出正弦波频率最大1.6 GHz,MAX5881最小输出频率为50 MHz,因此可输出射频信号频率范围为50 MHz~1.6 GHz。
本设计中,调制信号是16路250 MHz的数据,正弦载波信号相应地为16路250 MHz数据,根据设计要求综合考虑后,为了获得优秀的波形和尽可能大的频率范围,对幅度为1 024的正弦波的一个周期进行4 096采样,对应12位地址信号,用Matlab软件计算得到每一点对应的幅度值,为避免波形数据出现负值,对幅度值平移处理后量化成10位二进制数据存放在ROM中。在250 MHz时钟的每个周期,需要从ROM查找表中连续读出16个相位连续的值,每次相位累加的值,Fout为输出频率,Fclk是基准周期的16倍4 GHz,N为ROM表的深度,输出波形的频率分辨率。
3.4 输出并串转换技术
经过多相插值滤波后的调制频率与DDS输出的正弦载波相乘后,基带信号频率搬移到相应的射频频段,这时的信号是16路并行信号,需要经过FPGA的输出并串转换器(OSERDES)串行化后输出4路信号,最后按照MAX5881的时序要求从FPGA的I/O口输出。
Virtex-5 OSERDES是专用的并串转换器,具有专门用来帮助实现高速源同步接口的特定时钟控制和逻辑资源。OSERDES使用CLK和CLKDIV两个时钟进行数据速率转换。CLK是高速串行时钟,CLKDIV是分频并行时钟。CLK和CLKDIV由DCM保证相位对齐。一个OSERDES模块中的数据并串转换器接收来自内部资源的四位并行数据,将数据串行化,然后通过OQ输出将数据送至IOB。并行数据串行化是按照从数据输入引脚的最低位到最高的顺序进行的(即D1输入引脚上的数据传输到OQ引脚的首位)。本设计是在双倍数据速率DDR模式下使用数据并串转换器,CLK频率为500 MHz,CLKDIV频率为250 MHz,输出串行数据速率为1 GHz[4]。
本设计主要应用了Virtex5系列FPGA新的高性能DSP模块、高速Select IO资源,结合MAX5881高达4.3 GS/s的数据分辨率,实现了由基带信号到50 MHz~1.6 GHz频率范围内射频信号的上变频,解决了传统调制方法的上变频部分无法采用数字方式实现的难题。本设计极大地简化了RF模块的设计,省去了传统模拟方案中很多必需的器件,如:上变频调制器或混频器、下变频混频器、固定和可变频率合成器、放大器和滤波器等,因此单通道成本低于模拟方案。相对于传统的数模混合调制系统,本设计系统灵活,便于仿真验证,充分发挥了全数字系统的优点,有一定使用和推广的价值。
参考文献
[1]王炜,赵可萍,郑易.基于FPGA的调制信号电路设计[J].微计算机信息,2007,23(2-2).
[2]Interfacing the MAX5881Direct RF Synthesis DAC to FPGAs[EB/OL].http://www.maxim-ic.com.cn.
[3]李晓杰,王秀琴.直接数字频率合成器的设计[J].煤矿机械,2008,29(7).
数字变频 第7篇
为了降低基带信号吞吐速率的运算压力,制导雷达系统一般会将中频信号下变频到基带信号,而不是直接处理。本文利用MATLAB软件和FPGA芯片实现数字下变频功能。
1 带通信号采样理论
设一个频率带限信号x(t),其频带限制在(fL,fH)内,如果其采样速率fs满足下式:
fL是信号下限频率,fH是信号上限频率,fs是采样速率(本文频率单位:Hz)。式(1)中,n取满足fs≥2(fH-fL)的最大正整数(0,1,2,),则用fs进行等间隔采样所得到的信号采样值x(n TS)能准确地确定原信号x(t)。式(1)中用带通信号的中心频率f0和频带宽度B也可用式(2)表示:
必须指出以上理论的适用范围:只允许在其中一个频带上存在信号,而不允许在不同的频带上同时存在多种信号,否则将会引起多信号混叠。
2 DDC结构基本原理和MATLAB仿真
一般的数字下变频功能结构如图1所示,其中包括数控振荡器(Numerically Controlled Oscillator,NCO)、混频器模块以及抽取和滤波模块。图1架构中,NCO产生正交的正余弦本振信号输入到混频器,与A/D高速采样得到的数字中频信号进行乘积,完成混频后的信号输入到滤波器以滤除镜频分量和其他干扰分量,最后依据后端速率需求进行抽取。收取滤波器可以采用滤波器(Finite Impulse Response,FIR)、半带(Half Belt,HB)、积分梳状滤波器(Cascade Integrator Comb,CIC)组合来实现。
数字下变频MATLAB仿真流程有产生激励中频信号、数字正交分解、滤波和抽取等模块。数字下变频就是将感兴趣信号分离和提取出来,并将采样速率降到较低速率,送到基带信号处理单元。
本仿真案例中频模拟信号带宽5MHz的线性调频信号,中心频率50 MHz,中采样频率40MHz。具体仿真算法是,中频模拟信号被管理距离(Administrative Distance,AD)进行虚拟高速采样,数字化后的中频信号与NCO(直接产生数字余弦信号和正弦信号)产生的本振信号进行混频。混频后则完成了频谱搬移功能,由于镜频分量干扰,通过低通滤波和抽取得到I(n)和Q(n)基带信号。中频信号如图2所示,滤波后基带信号如图3所示。图3验证了通过MATLAB仿真将其搬移到基带的正确性。
3 数字下变频设计与FPGA实现
本设计选用国产某芯片(Pinto Pin仿Xilinx公司QPro Virtex_II XQR2V3000芯片)进行开发,结合MATLAB预先对滤波器指标进行仿真,然后再Xilinx公司的集成开发环境ISE 10.1中进行verilog语言编程,并结合Mentor子公司Model Tech出品的Modelsim进行仿真和验证。
本案例中频模拟信号带宽5MHz,根据DDC原理可知,混频系数根据实际情况,中采样频率(fs)、中心频率(f0)依据以下公式计算得出:根据本设计接收机的信号参数,中频频率为50MHz,采样频率为40MHz,即:
对原始信号才乘50Mhz的纯净信号cos(50MHz)、sin(50MHz)信号,I路混频系数:
Q路混频系数:
由混频系数可知,Q路的奇数部分都为0,只余下偶数部分,I路的偶数部分都为0,只余下奇数部分,这时可以将抽取提前,相当于将输入数据的偶数部分送给Q路,将输入数据的奇数部分送给I路,原来Q路的低通滤波器只剩下偶数部分,I路的低通滤波器只剩下奇数部分。鉴于上述分析,在FPGA实现正交分解时可以不使用直接数字式频率合成器(Direct Digital Synthesizer,DDS)专用IP核,我们先2倍抽取,再利用乘法器1,﹣1,循环项乘,以便节约大量硬件资源。正交分解之后通过半带滤波器,最后依据后端数字信号处理单元需求进行数据抽取操作。依据上述分析,基于FPGA的数字下变频流程图如图4所示。
混频后的零中频信号带宽为5M,设计半带HB滤波器系数并将其量化成18位,利用ISE套件的IPCORE把生成好的系数存入coe文件中。FIR滤波器系数理论上越高越好,但考虑到性价比,综合FPGA资源有限,设计采用121阶FIR。本案例利用verilog语言设计FPGA程序,首先产生激励中频信号(由MATLAB产生),如图5 din图形所示。经过FIFO奇偶抽取和乘法器循环处理,如图5 odd_out_buff和even_out_buff图形所示,实现了正交分解功能。IQ两路数据再经过半带滤波器,滤除镜像分量保留基带信号,如图5 idata和qdata图形所示,经过与MATLAB数据结果对比,标明FPGA程序产生了正确的基带信号数据。由于后端数字信号处理单元数据速率的需求,对基带信号进行两倍抽取。
最后在国产FPGA上验证了结果,利用安捷伦的8267D信号源,产生了一个带宽5MHz的中频(50MHz)信号输入给AD芯片,AD将采样信号直接送给FPGA进行数字下变频处理,产生了I、Q正交两路5MHz的基带信号。
4 结语
软件无线电是数字化新技术的基础,更是一种高稳定性的产品设计思路,随着新一代超高速采样AD芯片的惠及大众,以及高端FPGA价格的回归,软件无线电在新一代无线系统中将得到广泛的应用。本论文首先介绍了软件无线电的基础理论,即带通采样定理以及它的适用范围。然后利用MATLAB对数字下变频理论进行了规范的仿真,最后利用verilog语言编程实现数字下变频(DDC)功能。由于FPGA实现速度快,而且设计和修改灵活性强,可满足大部分通信系统中对数字下变频性能的要求,因此具备广泛推广的实用价值。
参考文献
[1]楼才义,徐建良,杨小牛.软件无线电原理与应用(2版)[M].北京:电子工业出版社,2014.
[2]徐江山,陈振华,金鑫,等.一种X波段船舶导航雷达射频接收机设计[J].现代雷达,2016(4):68-72.
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