ADC测试范文（精选4篇）
ADC测试 第1篇
随着近年来雷达、通信、汽车、航空电子等众多领域的飞速发展,高速、高精度系统对高性能ADC的需求也在成倍增长。而ADC上市之前必不可少的一环即是进行测试验证,可在实验室采用高精度的分立仪器搭建测试平台对其进行全参数的测试评估,分立仪器的好处是性能指标比较高,可对ADC进行精确测试,但是效率比较差,测试时间比较长,而大批量地生产测试必须讲究测试效率,因此采用自动测试机(ATE)进行量产测试似乎是唯一的途径,可保证所有被系统、整机采用的ADC电路均为良品。
在高速ADC测试时,随着采样时钟的频率越来越高,高速ADC对采样时钟的稳定性要求也越来越高[1],因此,在测试时要求输入非常“干净”即抖动很小的信号,包括时钟信号及输入模拟信号,以确保抖动对测试结果的影响足够小。如图1所示为不同的时钟抖动在不同速率下对测试结果的影响,可以看出,要想反映ADC的真实性能,必须采用质量远高于被测ADC指标要求的信号作为时钟源与信号源,因此,在实际ATE测试中需同时考虑经济门与质量门,针对被测芯片的不同测试需求采用ATE相应的模块作为时钟源与信号源,进行ADC测试。
1 抖动对ADC测试结果的影响
ADC的工作过程可分为采样/保持和量化两步,将输入的模拟信号转换为相应的数字码。针对ADC进行测试,采用ATE的电源模块给其供电,AWG提供时钟信号及模拟输入信号,Digitizer采集芯片输出的数字码,采用ATE测试ADC原理框图如图2所示,通过采集的数据分析得到ADC的静态参数如差分非线性、积分非线性等,动态参数如信噪比、谐波失真等,而信噪比是其性能指标中最重要的一项[2]。在整个过程中引入的噪声来源较多,包括信号失真、随机噪声、采样时钟抖动引起的相位噪声、量化噪声、非线性失真等[3]。
采样时钟是ADC转换电路的基本要素,随着被采样信号速度的提高,采样时钟的频率也迅速提高,采样时钟的抖动对高速ADC转换性能的影响也就越来越不可忽视[4]。被测试的输入信号频率越高,对信噪比的要求越高,则对采样时钟抖动的要求越苛刻。采样时钟的抖动是一个短期的、非积累性变量,表示信号的实际定时位置与其理想位置的时间偏差。时钟源产生的抖动会使ADC的内部电路错误地触发采样时间,结果造成模拟输入信号在幅度上的误采样,从而恶化ADC的信噪比[5]。
测试信号为:
由时钟抖动引起的噪声为:
信噪比为:
因此,可以得到:
其中,Fsig为测试信号频率,Jrms为时钟抖动。
同样地,模拟输入信号源抖动会引起ADC在同一个时间采样点上,模拟输入信号在幅度上的误差,从而恶化ADC的信噪比。
测试信号为:
信噪比为:
因此,可以得到:
其中,Fsig为测试信号频率,Jrms为模拟输入信号抖动。
2 ATE测试板卡jitter性能介绍
针对高性能ADC的测试选用世界主流高端测试机,如美国泰瑞达公司的Ultra Flex、日本爱德万公司的V93000等,本文中所有实验主要采用Ultra Flex进行。以ADI公司的AD10200芯片为例,针对该芯片测试需要105 MS/s的时钟信号,Ultra Flex平台的资源包括Turbo AC、Ultra Wave等均可提供该时钟信号,但是不同的资源所提供的信号质量差异很大。根据泰瑞达公司提供的Ultra Flex Spec可以看到,Turbo AC与Ultra Wave通常用来提供芯片测试的模拟信号,该模拟信号也可作为AD10200的时钟信号,在该芯片测试所需的条件下,相位噪声指标(即信号抖动在频域的表现指标)如表1所示。可以明显看出,Ultra Wave具有非常低的相位噪声,信号质量远好于Turbo AC[6]。在实际测试中,分别给出选用两个不同instrument作为时钟源与模拟信号源的测试结果及对比。
3 AD10200实际测试过程及结果对比
AD10200是ADI半导体公司一款内置信号调理电路模块的全通道ADC芯片,可提供改进的动态性能和完全匹配的通道间性能。该芯片包括两个宽动态范围ADC,各ADC具有一个针对直接中频采样进行优化的变压器耦合前端。AD10200具有片内采样保持(T/H)电路,并采用创新架构,可实现12位、105 MS/s性能。AD10200的模数转换部分采用+5 V电源供电,输出级采用+3.3 V数字电源供电。每个通道均完全独立,可以在独立的编码和模拟输入下工作[7]。其功能框图如图4所示。其主要性能参数要求及测试条件如表2所示。
采用ATE对其进行测试,需要设计测试DIB,实现AD10200电路引脚与测试机相应测试资源之间的连接[8]。根据芯片特性及测试要求,设计了测试DIB,首先是电源的考虑,对于高性能ADC的测试,电源至关重要,必须提供干净的无噪声电源,在设计上采用了测试机的电源模块,并对其做充分滤波,由于芯片需进行多频点动态参数测试,采用TTE的定制带通滤波器针对不同的频点进行相应滤波,在选择滤波器时,插入损耗应尽量小,3 d B截止带宽最好在10%以下,带外抑制最好大于65 d B[9];由于ADC的模拟部分对数字噪声十分敏感,因此ADC的供电需要将数字和模拟分开,数字地和模拟地也相应地分开,最后采用0Ω电阻短接。在信号通路上使用带通滤波器,可消除信号源产生的大部分宽带噪声、谐波以及杂散信号,在ADC测试方面有极佳表现[10];电路板采用异形电路板设计,使关键信号走线最短,采用SMA头通过同轴电缆与测试机资源直接相连,对整条通路的特征阻抗予以保证。测试板Layout图及实物图如图5、图6所示。
ADC的静态指标通过对正弦波的采样数据进行幅度分布的直方图统计间接计算得到;动态指标通过对正弦波的采样数据进行FFT频谱分析间接计算得到。分别采用Turbo AC模块与Ultra Wave模块作为时钟源与信号源得到的测试结果如表3所示,多个频点的详细测试结果如图7所示。可以看到,采用Ultra Wave模块得到的测试结果明显优于Turbo AC模块,如SNR在不同的测试频点可获得2~5 d B的性能提高。且多次测试可重复得到一致的结果,充分证明了测试的稳定性。
4 结论
本论文针对信号抖动对高性能ADC测试结果的影响进行了研究,从理论上分析了不同的时钟抖动在不同速率下对ADC测试结果的影响。实际使用泰瑞达Ultra Flex测试机台针对一款12位、105 MS/s高性能ADC进行测试,分别采用Ultra Flex两种不同时钟抖动条件的模块Turbo AC与Ultra Wave来提供时钟信号和输入模拟信号,对比两种情况下测得的ADC动态参数如SNR、SINAD、SFDR等测试结果可以看到,采用Ultra Wave模块得到的测试结果明显优于Turbo AC模块,验证了抖动对ADC测试结果带来的影响是非常大的。因此,在针对高性能ADC进行测试时,根据ADC测试指标的具体需求,优选信号抖动较小的测试模块来作为时钟源与信号源。
参考文献
[1]陈红梅,邓红辉,张明文,等.高速低抖动时钟稳定电路设计[J].电子测量与仪器学报,2011,25(11):996-971.
[2]SHINAGAWA M,AKAZAWA Y,WAKIMOTO T.Jitter analysis of high speed sampling systems[J].IEEE Journal of Solid-State Circuits,1990,25(1):220.
[3]张俊杰,乔崇,刘尉悦,等.高速数据采集系统时钟抖动研究[J].中国科学技术大学学报,2005,35(2):227-230.
[4]杨小军,陈曦,张庆民.时钟抖动对ADC变换性能影响的仿真与研究[J].中国科学技术大学学报,2005,35(1):66-73.
[5]采样时钟抖动对ADC信噪比的影响及抖动时钟电路设计[EB/OL].http://www.elecfans.com,2010.10.
[6]Teradyne Ultra Flex Specification.上海:泰瑞达(上海)有限公司,2013:722-724.
[7]Analog Device.Inc.AD10200 Dual Channel,12-Bit 105 MSPS IF Sampling A/D Converter Datasheet[EB/OL].http://www.analog.com/cn/products/analog-to-digital-converters/ad-converters/ad10200.html.
[8]Mark Burns,Gordon W.Roberts.混合信号集成电路测试与测量[M].北京:电子工业出版社,364-365.
[9]涂景怀,杨晓强,闫军山.基于93000 ATE的高速高分辨率ADC动态参数测试[J].微电子学,2013,43(6):764-767.
ADC测试 第2篇
测试ADC性能参数的方法主要有模拟方法和数字方法两种。模拟方法是将ADC得到的采样数据经DAC转换为模拟信号,再使用传统的方法进行测试,该方法引入了DAC的噪声和谐波,因此会影响ADC性能指标;数字方法主要有直方图法、正弦波拟合法和FFT法等[1],直方图法测试ADC的等效输入噪声等性能参数,正弦波拟合法对ADC的动态性能给出总体描述,FFT方法测试ADC动态性能参数。直方图法和正弦波拟合法引入了信号源的噪声和谐波等外围电路干扰,并且测试的性能参数单一,相比之下,FFT方法可以抑制甚至消除外围电路影响,获得的动态性能参数也较多[2]。本文重点讨论如何采用FFT方法对ADC的ENOB进行测试。
1 ADC的ENOB
一般来说,ADC的分辨率越高,其ENOB就越高。式(1)给出了ADC的有效位计算公式,该公式采用标准正弦波输入。
其中,SINAD为信纳比。式(1)使用满量程输入信号,对于较低的信号输入幅度,在计算ENOB时需要增加一个校正系数,如下式[3]:
其中,Fullscale Amplitude为满量程幅度,Input Amplitude为输入幅度。此外,对于采用过采样技术的ADC,在计算ENOB时,需要在带宽范围内增加一个校正系数(称为过采样“处理增益”),如下式[4]:fS2×BW
其中,fS为采样频率,BW为带宽。
目前,几大ADC生产厂商都给出了ADC的ENOB测试解决方案,如ADI公司的ADC Analyzer工具、TI公司的ADCPro工具、NS公司(已被TI收购)的ADC Wavevision工具等,这些工具都采用FFT方法对ADC的动态性能参数进行测试。
2 FFT测试方法
FFT是基于离散傅里叶变换(DFT)的一种快速算法[5],采样点数为NFFT的序列DFT如式(4)所示,X(k)、x(n)均为复数,WnkNFFT为旋转因子。FFT利用旋转因子的周期性和对称性,将长序列的DFT分解为短序列的DFT,降低了运算复杂度。
FFT得到离散频谱数据,对于NFFT点采样数据,每条谱线间距为△f=fS/NFFT,称为频率分辨率(也称为频率“仓”的宽度)。
由于频率分辨率有限,FFT方法在分析ADC采样数据时存在频谱泄漏问题。频谱泄露(Spectral Leakage)是指某指定频点的能量进入邻近频率中,在频谱图上表现为该频点的能量是一个包络,通常采用相干采样、加窗函数等方法来抑制或消除频谱泄露[6]。
相干采样在ADC动态性能测试中应用广泛,如果条件满足,相干采样可以提高FFT的频谱精度,并且不需要加窗函数处理。相干采样条件如式(5),其中fin是待采样波形频率,M是采样周期数。
相干采样条件要求M和NFFT为整数且互为素数,并且NFFT为2的整数次幂[7]。以某一具体计算为例,假设fS=400 MHz,NFFT=8 192,分析ADC在fin=1 MHz附近的有效位,则M=int(fin/fS)×NFFT=20。
由于该数为偶数,在该数附近的奇数和素数分别为21和23,所以可得:
可以看到,相干采样对信号源的频率分辨率和稳定性要求很高。在实际操作时,信号源无法满足条件,需要对采样数据进行加窗函数处理以减少频谱泄漏。
加窗函数时,窗函数的选择非常重要。理想的窗函数是主瓣宽度尽量小、过渡带尽量陡,以使频点能量更加集中。应用较多的窗函数有矩形窗、汉宁窗、哈明窗、布莱克曼窗等。图1给出了相干采样图形和非相干采样图形加窗函数后的功率谱密度。对于相干采样,能量都集中在一个频率点上,平均噪底低;对于非相干采样,出现了频谱泄漏现象,平均噪底被抬高,经过加窗函数处理后,其平均噪底被压低,能量分布得到集中,但是能量依然不如相干采样集中。在测试ADC动态性能参数时,选择一个合适的窗函数很难,不同的窗函数导致测试结果也不一样。
3 使用FFT测试ADS5400
在对ADC的ENOB进行测试时,会引入一定量的噪声和谐波,主要分为两类,一类是ADC自身的噪声和谐波,这是ADC的固有特性;另一类是外围电路引入的噪声和谐波,这些外围设备包括信号源、时钟源等。测试其动态性能参数时,需要抑制或消除外围电路引入的噪声和谐波。本文采用了参考文献[8]提到的ENOB测试方法,利用式(1)得到ADC的ENOB。该方法可以有效抑制信号源的干扰,实现了对ADC的ENOB的客观测量[8,9]。
测试时,将同一输入信号衰减m(m>2)次对ADC进行测试,然后将m个测量结果两两组合并带入式(8),得到Cm2个测量值,取其平均值来计算ADC的ENOB。
其中,SINADki、SINADkj分别为ADC的输入为满量程的时的信纳比。具体步骤如下:
(1)将信号幅度衰减k1倍后输入被测ADC,对采样数据做FFT谱分析,求出SINADk1;
(2)将信号幅度依次衰减k2…km倍,重复步骤(1),得到SINADk2…SINADkm;
(3)将m个测量结果两两组合代入式(8),共得Cm2个信纳比值;
(4)将Cm2个值取平均得到SINAD,并通过式(1)计算ENOB。
采用上述步骤对TI公司的ADS5400进行测量,测MS量平台如图2所示。ADS5400是一款高速高分辨率ADC采样率范围100 MS/s~1 000 MS/s,分辨率为12 bit。
待测试的ADS5400采样率设置为400 MS/s,输入正弦波频率为1.123 MHz。使用ADC Analyzer软件对采样数据进行FFT分析,采样点数为8 192,采用汉宁窗(Hanning)得到SINADki(i=1,2,…,m),通过式(1)和式(8)求得ADC的ENOB。图3显示了一组1.123 MHz、4 Vpp正弦波采样数据的分析结果。
最终测得,在输入信号频率为1.123 MHz、输入幅度满量程时,ADS5400的SINAD=56.66 d B,有效位ENOB=9.12 bit(fin=1.123 MHz)。对比ADS5400的Datasheet给出的ENOB典型值ENOB=9.34 bit(fin=125 MHz)可以发现,改进的FFT方法很好地抑制了信号源以及其他外围电路的干扰,基本实现了对ADC的ENOB的准确测量。
对ADC动态性能参数进行测试时,要注意抑制或消除ADC自身及外围电路的噪声和谐波引入的干扰。
本文介绍了一种改进的FFT方法用于高速高分辨率ADC的动态性能参数测试,注意到FFT分析采样数据时的频谱泄漏问题,给出了相干采样和加窗函数等解决方案。采用改进的FFT方法对TI公司的ADS5400进行测试,在采样率为400 MS/s的情况下,获得了ADS5400的ENOB=9.12 bit(fin=1.123 MHz)。同时,验证了使用FFT方法测量高速高分辨率ADC的有效位的可行性,该方法可以广泛应用在ADC的动态性能参数测试中。
摘要：介绍了ADC的有效位计算公式,分析了ADC的性能参数测试方法,给出了ADC的有效位测试解决方案。对FFT方法在ADC性能测试中的应用做了深入探讨,包括频谱泄露、相干采样和加窗函数等。采用一种改进的FFT方法对TI公司的ADS5400进行有效位测试,得到其在400 MS/s采样率的有效位ENOB=9.12 bit(fin=1.123 MHz)。
关键词：ADC有效位,FFT,ADS5400
参考文献
[1]骆丽娜,杨万全.高速ADC的性能参数与测试方法[J].实验科学与技术,2007,5(2):145-147.
[2]邓若汉,余金金,王洪彬,等.基于Labview的ADC综合性能测试系统[J].科学技术与工程,2012,12(19):4653-4657.
[3]成章,王建,刘敏,等.关于ADC测试平台的探讨[J].电子信息对抗技术,2012,27(4):77-80.
[4]KESTER W.揭开一个公式(SNR=6.02N+1.76dB)的神秘面纱,以及为什么我们要予以关注[Z/OL].ADI,MT-001(2008)[2008].http://www.analog.com.
[5]侯树文,李鹏,付帅.基于加窗傅里叶变换的电力系统谐波分析算法[J].华北水利水电学院学报,2011,32(4):88-91.
[6]崔庆林,蒋和全.高速A/D转换器测试采样技术研究[J].微电子学,2005,36(1):52-55.
[7]TI.High-speed analog-to-digital converter basics[Z/OL].TI,SLAA510(2011)[2011].http://www.ti.com.
[8]邱兆坤,王伟,马云,等.一种新的高分辨率ADC有效位数测试方法[J].国防科技大学学报,2004,26(4):1-5.
用于高速ADC的串行接口 第3篇
串行LVDS的优势
串行LVDS输出格式减少了ADC和FPGA之间所需的数字I/O数量,节省了FPGA引脚、电路板面积和成本。此外,通过在数据转换器上采用串行接口,数据转换器所需的引脚数量也大大减少了,从而可实现尺寸小得多的封装尺寸。这种优势在有多通道的设计中得到了充分的显现。采用串行LVDS接口还是采用并行接口则取决于应用能否承受较大的功耗,以及FPGA是否有能力处理高速数据流。LTC2195是一款16位、125Msps双通道ADC,具串行LVDS输出,每通道功耗仅为216mW。不过,与使用双通道并行输出版本LTC2185(参见图1中的完整产品系列图)相比,串行LVDS接口每通道多消耗31mW功率。这个16位高速ADC系列提供了卓越的76.8dB基带SNR性能以及90dB SFDR,同时在使用1.8V电源时,功耗非常低。
就高速ADC而言,协调数据时钟、帧时钟和数据时,通常发送器和接收器均需要一个锁相环(PLL),以正确协调数据时钟。在GHz速率时,这种协调非常困难,而且数据传输速率主要受到接收器的限制。所以,在高于1GHz时,一般不采用这种6线串行发送方法,从而限制了ADC的速率或说限制了ADC的分辨率。
就一个16位高速ADC而言,这就将采样频率限制到62.5Msps。为了实现更高的采样频率,每个ADC通道可以采用两个或4个“线道”。使用双“线道”时,串行数据速率减半,奇数位和偶数位分开,进入两个串行数据流差分对。采用双“线道”模式时,16位125Msps ADC将提供1Gbps的串行输出数据速率。LTC2195串行LVDS系列多提供一种4“线道”模式,允许低得多的500Mbps数据传输速率,在该模式时,每通道使用4个差分对,总共有20条线,其中包括差分帧和时钟对(参见图2)。这允许与廉价低速的FPGA连接。为了正确理解所需的数字输出线数量,再看一下采用并行LV D S输出的情况,这时每通道将需要32条线。现在,市面上已经有具双数据速率(DDR)LVDS输出的ADC了,这类ADC每通道图1仅需要16条线。使用这种器件,输出端的数据速率将是采样频率的两倍。诸如LTC2185等双通道16位ADC还提供可供选择的DDR CMOS输出,这将所需数据线的数量减少到每通道仅为8条。当考虑使用诸如16位125Msps LTC2165这类单通道高速ADC时,提供串行LVDS接口就不再有意义了,因为在所需数据线的数量上没有差别。DDR CMOS采用8条并行输出线,而双“线道”串行LVDS(由于采样率高于62.5Msps,所以需要)也采用8条线(4条线用于数据,4条线用于数据时钟和帧时钟)。此外,串行LVDS增大了设备的功耗,这是便携式应用担忧的一个问题。
就高通道密度医疗应用而言,凌力尔特现在提供8通道14位125Msps ADC LTM9011-14,这款新的低功率器件采用紧凑型140引脚11.25mm x9mm BGA封装,提供73.1dB的信噪比(SNR)性能以及高于-90dBc的通道隔离。为了实现最佳性能,也为了节省空间,该器件还靠近芯片集成了所有必要的旁路电容。
对于在ADC和逻辑器件之间布设高速数字线的挑战,数字设计师也许太熟悉了。设计师必须极其小心地确保在高速走线之间有足够的间隔,以及确保数字信号不跨越模拟边界。布局不佳会导致数字开关噪声反馈回ADC的模拟输入,从而引起系统总体性能下降。LTM9011系列提供了直通式引出脚配置,从而减少了布设数据I/O线所需占用的电路板面积,并简化了布局,可最大限度地减少与数字反馈相关的问题(参见图4)。
JESD204高速串行接口
8B/10B编码最初是由IBM于1980年发明的,该编码无需帧时钟和数据时钟,这使得在高于2GHz的串行数据速率时,能实现单条传输线对通信。8B/10B编码的独特特性允许将数据时钟嵌入于数据本身之中,并通过初始帧同步,用COMMA(逗号)字符与帧一起保持。为了以标准化方式实现这种编码的数据转换器接口,JEDEC规范JESD204定义了所需的协议和电特性,这使得新一代更快、更准确的串行ADC得以实现,如凌力尔特公司具77.6dB SNR和1 0 0 d BS F D R的1 6位、1 0 5 M s p s A D CLTC2274。JESD204接口利用很多高性能F P G A上提供的Ser Des端口,腾出了通用I/O用于其他功能。缺点是ADC上的电流模式逻辑驱动器的电流消耗比LVDS驱动器大得多。另外,还必须有足够的Ser Des端口可用,以容纳所有ADC接口。
结论
多通道ADC的高速接口设计 第4篇
现代电子对抗系统多使用多通道处理平台实现信号的测向、定位。随着电子技术的发展,电子设备的小型化、低功耗设计成为一个趋势,系统设计中经常使用多通道ADC组建多通道采样处理平台[1]。TI公司的ADS6445采样器是4通道14位125 Msps高速同步采样器[2],适用于多通道同步采集系统的设计,芯片接口使用8对高速串行差分线传输采样数据,每对差分线最高传输速率高达1 Gbps,实现如此高速的接口传输除了要注意物理设计外,还要保证数据采集的时钟沿应处于最佳采样位置。在使用FPGA实现与高速数据接口时,使用普通的DDR接口和解串逻辑不能稳定的实现高速解串。Xilinx公司Vertex5系列的FPGA的高速IO支持最高1.25 Gbps的传输速率,具备高速片同步(ChipSync)技术[3],利用这一技术通过实时调整I/O延时、收发校准的方法,能够有效保证数据传输的同步性和可靠性[4]。
1 设计方案
1.1整体设计
以某采样卡为例来说明高速接口的设计,采样卡硬件结构如图1所示。
采样卡主要由1片4通道采样器ADS6445、1片Vertex5系列FPGA和CPCI总线接口芯片等组成。ADC的采样率为112 MHz,4路并行采样数据通过8:1的高速串行转换后以LVDS-DDR(一种差分电平双沿锁存数据传输方式)的电平传输,ADC与FPGA之间接口单线传输速率达到896 Mbps。高速LVDS-DDR串行数据首先进入FPGA的SelectIO将双线差分LVDS信号转换成单端FPGA内部信号,然后经片同步模块实现Dmux 1:8的解串,解串后的4路并行采样数据在区域时钟clk驱动下锁存入FPGA内部FIFO,通过全局时钟clk’驱动FIFO的另一端口读出采样数据后才可在FPGA内部实现存储、处理等功能。
整个高速接口设计的关键是高速解串模块的设计,它是以Vertex5系列FPGA的片同步技术为基础,通过接口时序控制实现的。整个接口的时序调整都是通过计算机的CPCI总线控制的,这样与在FPGA程序内部调整时序的方式相比大大减少了调试时间。
1.2FPGA的片同步技术
为了支持高速源同步接口的设计,Xilinx公司在其高端Vertex4/Vertex5系列FPGA中引入了片同步技术(ChipSync)。Xilinx Vertex5中的ChipSync主要由IODELAY延时调整模块、ISERDES解串模块、OSDRDES并串转换模块及时钟网络组成,其特点如下:
① 内嵌 64级每级78 ps的可调延时器[5],方便应用于高速信号时序调整;
② 具备高速加串/解串模块,可实现位宽为2、3、4、5、6、7、8和10的串并数据变换[6];
③ 特有的区域时钟网络在物理接口区域可驱动高达710 MHz的时钟。
1.3物理设计规则
在印制电路板上设计高速传输线时首先应考虑信号完整性设计,在布局布线时要注意保持高速传输线参考平面的完整性和阻抗的连续性,保证一定的线间距减少串扰[7]。
除了考虑信号完整性问题以外还需要注意FPGA的走线规则。根据Vertex5系列FPGA的结构特点Xilinx建议在设计高速源同步接口时同一组信号线应连接在同一时钟区域的管脚上,时钟信号连接在“CC”特性的专用时钟管脚上通过FPGA内部的BUFR可导入高速区域时钟网络。
1.4接口工作原理
ADS6445使用LVDS-DDR方式传输数据,芯片输出同步时钟的频率为数据速率的一半即448 MHz,高速时钟和经过BUFR后的4分频时钟进入FPGA的区域时钟网络,为解串器提供时钟驱动。
高速数据的解串是一个自适应调整的过程,程序控制ADC发送训练序列,以接收数据与发送训练序列对比校验为判定依据,通过IODELAY调整延时搜索最佳锁存位置实现比特对齐,通过滑动调整ISERDES串并变换的节点位置实现字节对齐。
1.4.1 比特对齐
整个比特对齐过程会测量出一个完整的数据眼图(以78 ps数据时延为步进),最后会找到该眼图的中心点[8],如图2所示[9]。
在比特对齐的搜索过程,为找到数据眼图的中心时刻,必须正确搜索眼图的起始点和终止点,在实际工作环境中需要重点考虑数据的抖动。在图2中的第2步计算时,如果没有数据抖动,则此时刻就应该判决为数据的起始点,如果考虑抖动,算法在发现第一次跳变点后还应该继续搜索下去,直到第3步中搜索到稳定的跳变区域才能记为眼图的起始点。
1.4.2 字节对齐
比特对齐后就找到了数据的最佳锁存时刻,但是解串后并行数据位的顺序与发送端有可能不同。字节对齐就是利用ISERDES单元的比特滑动(BITSLIP)功能实现顺序的滑动调整。字节对齐开始时先要在发端发送已知的特殊码字,通过在接收端不断的进行数据校验和顺序调整找到正确的解串顺序。
2高速接口时序分析
数据传输眼图的张开宽度对于精确实现在眼图中心对数据采样极为重要。理想眼图宽度为数据速率的周期(对于实际工作时896 Mbps的数据TPERIOD=1.116 ns),在实际传输过程中有很多因素会减小眼图的宽度。
在发送端,影响眼图主要因素是ADC输出时钟及数据本身的抖动TADCJ,发送数据眼图宽度为:
TTX_EYE=TPERIOD-TADCJ。 (1)
高速数据在印制板上传输过程中,因布线等原因产生传输抖动TPCBJ。接收时钟进入FPGA内部时钟网络并经过BUFR分路驱动传输时会引起额外的时钟抖动TRCKJ。如果使用IODELAY模块调整FPGA管脚处传输延时,对于数据来说调整一级延时会引入TDELAYJ,对于时钟来说TDELAYJ为0,而且由于IODELAY的工作特点,还会引入一个75 ps的时序抖动TQ_ERR。在接收端,数据眼图的宽度为:
式中,NTAP为延时调整级数。
在896 Mbps的高速接口中,通过发送端ADS6445手册给出的抖动数据可以计算发端数据眼图宽度[10]:
TTX_EYE=1 116-350=766 ps。 (3)
在接收端,通过PCB仿真及Xilinx给出的数据计算出接收数据眼图宽度:
其中延时调整级数为9 taps,转换为延时调整级数为:
TRX_EYE_TAP=519ps÷78ps/tap≈6 taps。 (5)
从时序分析中可以看出高速数据传输眼图宽度达到了6级tap,能够通过ChipSync技术实现稳定的数据锁存。
3 仿真与试验
高速接口的FPGA程序是在Xilinx ISE10.1i编译环境下实现的,通过编写测试激励文件在ModelSim 6.5a软件下进行了功能仿真。在仿真时,调整输入时钟和数据的相对时延来模拟实际的工作环境,最后通过输入不规则的串行数据依据接口解串结果对程序的正确性进行了验证。
在CPCI调试平台上对采样板的高速接口进行了调试并通过采样波形验证了接口的正确性,其中采样的一路数据接口在比特对齐过程中不同延时的测试结果如表1所示。
从测试结果可以看出896 Msps高速数据传输眼图宽度为6 taps,与分析结论一致。
4 结束语
结合实际应用介绍了一种多通道ADC与FPGA的高速接口,对接口实现的关键技术进行了深入分析。这种高速接口采用了Xilinx的ChipSync技术,以在线时序调整和收发校准的方式实现了数据最佳锁存和高速解串,降低了硬件设计复杂度,减少了调试工作量。测试结果表明该高速接口在极高的数据速率上工作稳定,并已应用于实际工程。这种高速接口方式也可应用在其他点对点的高速数据传输系统,具有很好的设计参考价值。
摘要：针对多通道高速采样器ADS6445的高速串行数据接口特点,提出了一种高速接口的实现方法。使用Xilinx Vertex5系列FPGA接收采样串行数据,利用FPGA的片同步技术通过在线时序调整实现了高速解串;对高速接口的组成及工作原理、片同步技术的特点、设计规则进行了简要介绍,描述了高速接口的时序调整过程;对高速接口的适应能力进行了分析,最后通过仿真及试验验证了接口工作的正确性。
关键词：片同步,多通道ADC,高速接口,SERDES,FPGA
参考文献
[1]杨洁茹,王春.一种折叠式宽带信道化电子对抗接收机[J].安徽电子信息职业技术学院学报,2008,7(5):37-38.
[2]李燕春.高速信号处理终端设备的设计[J].电讯技术,2011,51(8):66-69.
[3]孙海涛,马小兵,陈兵,等.一种基于片同步技术的高速接口电路设计方法[J].测试技术学报,2008,22(5):442-448.
[4]武荣伟,苏涛,翁春蕾.一种基于片同步技术的高速接口电路设计方法[J].重庆邮电大学学报,2010,22(2):205-206.
[5]Xilinx.Virtex-5 FPGA Data Sheet-DC and SwitchingCharacteristics[M].San Jose:Xilinx,2008:33-35.
[6]Xilinx.Virtex-5 FPGA User Guide[M].San Jose:Xilinx,2008:351-357.
[7]崔迎炜,张晓林.软件无线电中的高速设计技术[J].北京航空航天大学学报,2004,30(1):55-58.
[8]刘丽格,李天宝,石鑫刚.一种板间高速传输系统的设计与实现[J].无线电通信技术,2011,37(4):53-55.
[9]Xilinx.16-Channel DDR LVDS Interface with Per-Channel Alignment[M].San Jose:Xilinx,2006:14-16.