数字上变频器范文（精选8篇）
数字上变频器 第1篇
数字上变频器在实际应用当中比较简单易行，主要是运用了以下的原理完成工作：首先，基带信号要经过量化的一个环节，在此环节之后，再通过内插滤波器把原来较低的数据采样率提升起来，然后再利用低通滤波器把内插环节里面产生出来的带有不利影响的噪音全部清除干净，最终将得到的信号和正交载波信号两者放在一起混频，这样一来，全部数字混频需要完成的工序就全部就绪，只要再通过DAC把上面得到的信号放到中频输出中直接进行输出就可以了。
数字上变频器是由两个主要部分组成的，第一个部分就是内插滤波器，另外一个部分则是正交数字混频器。内插滤波器主要的功能是把全新的取样值进行重新放置，放置的位置则是最初的取样值附近，加入的新取样值一定要是零值，这样以来，输出以后的信号原先具有的取样率就会照比从前大大提高，还可以对时域里面的数据加入零值，这样在这个频域当中，信号可以产生与原始信号频谱相一致的镜像内插结果如图1所示。正交数字需要进行的混频工作完成之后，还要对信号进行进一步的处理，其中的内插信号要和载波的I/Q路信号放在一起完成混频，以往I/Q两路信号在进行处理的时候，常常会出现不平衡的现象，经过上面的环节进行处理之后，上频所需要的工作就更容易完成，也会呈现出很好的效果。
2 数字上变频器AD9856的主要功能与组成
如今市面上生产数字上变频器的厂家不是很多，其中比较知名的有intersil公司的HSP50215.AD公司的上变频器AD9856与AD9857。其中HSP50215于结构层面上所显现出来的DAC，是其他同类仪器所不具有的，但是输出采样数值却没有因此降低，依然有着很高的数值，顶峰值可以达到3.25MSPS;AD9856则是集合了12位DAC等一系列的数据输入的优点。笔者以AD9856设计的原理和实际应用为例，在下面进行简要分析。
AD9856将高速32位NCO器以及其他诸多的DSP功能完美地在同一块芯片上进行了集成，得到了功能更加全面的QDUC器件，其组成如下图2所示。
AD9856在内部中安装着具有三个级连的半带滤波器，加入这种仪器之后，原本的数据采样率可以得到4～8倍的有效提高， (其中任何一个HBF都可以有效地提高数据采样率两倍) 。CIC滤波器在多速率信号处理环节当中是一个非常重要的组成部分，CIC内部往往具有着不尽相同的结构，这样就使得它无形当中拥有了可以使数据的采样率得到升高或者是降低的能力，而在AD9856内部组成部分当中，CIC滤波器也常常被当做内插滤波器进行配置，内插之后的效果可以得到2～63倍的提升。正交数字在进行混频并且驱动之后，可以得到一个12位的DAC，这样就会有中频信号直接产生出来，并且同时完成传输。
3 数字正交上变频器AD9856的应用设计
借助AD9856和应用较广的DSP两者进行结合，就可以构建成无线电测控设备中的里面的软件无线电系统。通过改变DSP软件和AD9856的配置，就可以令系统完成诸多的工作。DSP可以借助SPI串行总线来对AD9856内部的寄存器完成有效的读写，还可以对AD9856的工作方式进行设置，CIC滤波器的内插率、逆CIC滤波是否被旁路等问题都可以通过这一技术手段得到有效的解决，同时也可设置可编程放大器AD8320/AD8321的增益。DSP只需要对数字基带信号进行Hilbert变换，得到正交的I/Q路信号，并将需要上变频的I/Q路信号进行处理后按顺序排列，送入AD9856的数据输入端口，由AD9856完成上变。
4 结语
利用数字上变频器来对软件无线电系统进行设计改良之后，不仅可以使载频发生改变，更加能使原本单一的工作方式变得多变，同时也令繁杂的发射机设备变得简化，设备具有了更高的可靠性，数字上变频器具有的优越性完全地发挥出来。
摘要：本文主要对数字上变频器工作原理以及实际应用中发挥的作用进行简要分析, 着重对其具有的独特内部结构和内插滤波器所拥有的特点进行阐述, 再举Analog Device公司生产的数字正交上变频器AD9856作为典型的例子, 对其功能以及设计方法进行简要的介绍。
关键词：软件无线电,数字上变频 (DUC) ,内插微波器
参考文献
[1]雷洪涛, 张桂花.宽带数字上变频器的设计与实现[J].大众科技, 2011 (04) .
[2]汤滟.数字下变频的抽取滤波器级联技术研究[J].电脑与电信, 2010 (06) .
变频器在锅炉节能上的应用 第2篇
锅炉节能降耗主要的控制指标在於煤耗及用电效率，传统方法多用风门档板、阀门和机械调速来控制鼓(引)风机、给水泵、循环泵的流量及炉排的运行速度，其设计上并未考虑节能目的，同时，工艺及生产任务的不同，蒸汽需求量变化时，需改变给煤(喷降)量，以达到高效率燃烧，传统的控制方式采用人工操作、耗电高、控制精度低，且易因操作不当而产生环境污染(烟囱冒黑烟)，
二、锅炉供水控制系统的改造
水泵的工作原理
由水泵的工作原理可知流量Q与转速N成正比，扬程H与转速N的平方成正比，轴功率P与转速N三次方成正比，电机的转速N与电源频率F成正比，因此改变电源频率，可改变电动机即给水泵的转速，从而达到调节给水流量的目的。
原设备工况
现锅炉给水泵是连续恒速运行的，且流量的控制是通过调节管路中调节阀和支路回流实现的，采用调节阀调节时，由于阀门的开度的减小，水泵出口的压力上升，阀门两边的压差将增大，造成能量的浪费同时还易损害阀门和轴承的磨损;采用支路回流调节时，大量水的回流也同样造成能量的消耗。
给改造方案
原系统加装伟创AC32水泵、风机专用变频器，并保留原系统工频设备做备份，变频器故障输出继电器常开触点连延时继电器再连原工频主回路接触器，确保变频器故障情况下锅炉给水系统正常运行，同时控制室声、光报警，提示操作人员及时排除问题;变频器设下限频率，保证锅炉给水量在安全值以上运行;
变频器工作状态
操作人员在控制室可根据汽包水位的变化实时对变频器进行频率调整，满足蒸发量和给水量的同时力求变频器运行在最佳经济状态。
现场实测：给水泵相对原调节筏控制节电率达24%，并且水泵磨损大大减少，延长设备使用寿命。
三、锅炉鼓(引)风控制系统的改造
原现场工况
锅炉的鼓(引)风机的风量随汽量变化而经常产生变化的，原现场采用阀门调节，锅炉的控制室到阀门的距离较远，操作不便还不易控制准确，风量调节过大，空气含氧量超标，浪费了热能;风量调节过小，煤渣残留碳份超标燃烧不尽又增加了煤耗;高速运行的风机产生的噪音对环境也产生极大的污染;由于长时间高速运行，风机轴承和电机温升都很高，设备的使用寿命降低。
变频器工作状况
安装伟创AC32系列变频器后，操作人员在控制室根据用汽量的变化，随时调整鼓(引)风机的转速，减少了噪音对环境的污染(电机均运行于额定转速以下，风的噪音随之下降)，由于鼓引风机长期低于额定转速的状态之下运行电机及风机的轴承不易损坏，延长了使用寿命，电机的发热量也减少了，维修量下降，
停机时间减少，节约了大量的维修费用。
节能效果
一般设计中风机、水泵设备额定的风量、流量通常都超过实际需要的风量、流量，且运行中风量、流量都是实时变化的，而目前，采用档板或阀门来调节风量和流量的调节方式较为普遍，虽然方法简单，但实际上是通过人为增加阻力的办法达到调节的目的，这种节流调节方法浪费大量电能，回收这部分电能损耗会收到很大的节能效果。
从流体力学原理知道，风机风量与转速及电机功率的关系，用下述关系式表示：
式中，Q-风量(流量)H-风压(扬程)P-轴功率n-转速
当风量减少风机转速下降时，其电动机输入功率迅速降低，例如风量下降到80%，转速(n)也下降到80%时其轴功率则下降到额定功率的51%;若风量下降到50%，轴功率将下降到额定功率的13%，其节电潜力非常大，因此对风量、流量调节范围较大的风机水泵，采用变频调速控制来代替风门或阀门调节，是实现节能的有效途径。
变频调速的特点是效率高，没有因调速带来的附加转差损耗，调速的范围大，精度高、无级调速。容易实现协调控制和闭环控制，由于可以利用原鼠笼式电动机，所以特别适合于对旧设备的技术改造，它既保持了原电动机结构简单、可靠耐用、维护方便的优点，又能达到节电的显著效果，是风机水泵节能的最理想的方法。
四、炉排电机的变频改造
原现场工况
炉排电机因为比较小，许多厂家都忽略了对其的改造。炉排电机是控制煤在炉内的停留时间，其速度的快慢和煤的燃烧率息息相关。传统的调速方式是机械换档，精度低，煤燃烧后留碳份超标严重。
现场其炉排三级调速档已锈死，只有高速档可以运行，煤渣出来呈黑灰色且脚踩有硬感，明显没有燃烧完全。
变频改造效果
采用变频调速后情况大为改观，由于可实时调整，煤块燃烧充分，热效提高，煤渣出炉后呈灰白色，同时烟囱冒黑烟的现象也基本没有，煤耗降低10%左右。
综上：使用伟创变频调速器取代风门、档板、阀门控制流量，并控制炉排后，其整体改造效果如下：
1、综合节电约35%，约9个月回收投资。
2、提高燃烧效率，节省用煤10%左右。
3、降低排烟浓度，避免冒黑烟的环境污染。
4、提高设备自动化程度，控制更精确、更方便、更及时。
5、实现电机软起动，减小冲击电流
数字上变频器 第3篇
MIMO-OFDM是目前研究上比较热门的技术之一。综合两者的优点,既能有效解决抗频率选择性衰落的问题,又可在不增加带宽的条件下成倍地提高通信系统的容量和频谱利用率,这为设计出一种高速传输的数字电台提供了可能。不过目前国内MIMO-OFDM技术的研究还处于起步阶段,真正得到应用的产品不多,多数是基于理论研究,本文介绍了一种针对频带利用率达到2.56bit/s/Hz的数字电台中上变频模块基于FPGA的硬件实现方法,为其他硬件设计者提供参考。
1 高速数字电台的基本参数
图1为采用了MIMO-OFDM编码调制技术的数字电台的发射机结构框图,上变频模块的位置为图中粗框黑体字所示。由于是多天线传输,信源先分解成分路信号,分别通过编码器(包括了信道编码和空时编码)、OFDM调制器后变成待发基带信号,最后经过上变频模块将中心频率搬移到射频,传输到多天线。
选定单天线传输速率为RC(最终N路天线发送信息的速率可达到N×Rc),调制方式采用2MQAM(最高能达到的频带利用率为2M),编码采用打孔卷积编码和螺旋分层空时码,最终产生采样率为fs,带宽为F的基带信号送至上变频模块(频带利用率为Rc/F,本系统设定为2.56bit/s/Hz)。确定信道编码与OFDM调制采用DSP芯片C5413编程处理完成,而上变频则采用altera公司的FPGA专业芯片实现。FPGA和DSP通过EMIF端口使用数据带相连。
2 FPGA的设计与实现
2.1 上变频模块的理论设计与硬件选择
上变频模块需将调制好的信号从基带频率搬移到射频,跨度较大,为降低硬件实现难度,设计中将整个上变频过程分为两级,前一级由数字实现,通过I、Q支路的正交混频,将基带信号中心频率搬移到中频fI后送往D/A;后一级经由滤波器滤波后二次模拟混频到射频fT,最终由天线发射。
本文的硬件设计主要集中在前一级。虽然经空时编码后各路信号并不相同,但对数字上变频的要求是一致的,可采用相同的硬件设计,所以,本文的叙述均以一路信号为例。
图2为典型的数字上变频原理框图,OFDM调制后的基带信号带宽为F,从频率轴上看,F为正轴频谱宽度,基带信号是负轴频谱为零的复信号,其采样率为fs,分为I,Q两个支路信号,均为带符号二进制数。两路信号通过数据带串行输入,每一个时刻输入一个支路的16位二进制数据(为避免传输过程中发生错位,设计后15位为支路数据,最高1位表示支路属性),故输入时钟变为2fs。
图中cos(nωc)和sin(nωc)两个正交载频由数控振荡器NCO产生。为完成混频中的相乘运算,两个支路信号需分别经N倍内插滤波,使采样率变为fν=fs×N和载频采样率保持一致。
由上可知内插系数N,混频载波频率fc等重要参数直接影响着整体设计,确定这些系数的要求为:①为简化硬件设计,内插系数N最好为整数,若为分数,分子分母均不宜过大,内插后的采样频率满足fν=fs×N;②为完成混频乘法运算,载波采用同样的采样率,故须有fν≥2fc以满足奈奎斯特采样定律;③正交混频后,低通滤波器的通带范围内只有一个周期的信号频谱,其他周期延拓的频谱落到带外且均被滤除, 考虑到滤波器fd的过渡带,fν-(fc+B)*2≥fd;④尽量使fν是fc的整数或有限小数倍,简化数控振荡器NCO设计;⑤为减小FPGA的运算时延,设定的fν应该越小越好。
为描述直观方便,本文仿真中拟定一组数据作为参考值。假定输入的基带信号带宽为200kHz,采样率为320kHz,内插系数定为75倍,则插值滤波后的采样率变为24MHz,设定正交载频频率为10.6MHz。这组参考值下的频谱变换图如图3所示。
根据系统运算量估计和成本预算,最终选用CYCLONE II系列EP2C8T144芯片实现。
2.2 使用QUARTUS进行硬件设计
根据本文中的参考值进行设计。I,Q支路串行输入后,需经串并变换分两路输出。这里采用由640kHz时钟驱动的深度为16位的FIFO做为缓冲器,数据读入FIFO后,根据数据最高位可判断是I支路还是Q支路,采用320kHz的时钟读出数据传至对应的插值器。为保证插值滤波器的运算速度,采用无须乘法运算的多级级联积分梳状(CIC)滤波器。经电路变换,插值器可移至梳状模块和积分模块之间。为减小旁瓣,采用3级级联。整个滤波过程中,两支路数据的二进制位数需要适量增加以确保相加运算不造成溢出,权衡保持精度、防止溢出和尽量减少运算量,最终采用二进制位数分级递增方法,3级CIC输入输出位数按2位递增,最终输出采用舍尾法恢复15位精度。
数控振荡器NCO由24MHz时钟驱动,采用查表法产生两路正交载波,具体可用步长为5的模16累加器计算查表地址,4位地址16位深度的正弦表完成查值。正交混频则可用乘加器实现,最终保留14位有符号数据精度用于输出到D/A芯片。
整个设计中用到了320kHz,640kHz和24MHz三种不同的时钟,均由48MHz主时钟经整数倍变换而得,用计数器即可生成,方法不再赘述。
以上模块中,NCO,时钟生成模块和数据精度控制模块由VHDL硬件描述语言编程实现,其他模块采用QUARTUS提供的各功能子模块搭建完成。经QUARTUS软件编译后,使用计算机仿真可得各数据的矢量波形图和RTL级结构图。软件综合分析,会自动总结出的硬件资源使用情况。从表1可见,选用EP2C8T144芯片是比较合适的。
2.3 硬件编程下载
硬件电路板主要由电源电路、FPGA主芯片、JTAG配置芯片、D/A芯片构成,48MHz主时钟由晶振产生,联线共占用EP2C8T144的90多个管脚。针对于实际电路情况,可使用QUATUS II进行综合布线,调整布线方案,使输出管脚与硬件电路板上线路焊接匹配。
3 结束语
本文针对频带利用率达到2.56bit/s/Hz的MIMO数字电台中的数字上变频部分,给出了一种具体的结构和参数设计,并对此设计进行了软件仿真和具体硬件实现。该设计在一定程度上合理利用了硬件资源,简化了实现难度,节约了成本,是一种比较好的设计。
参考文献
[1]Stephen G,Stewart R W.High-speed sharpening of decimating CIC fil-ter[J].Electronics Letters.14th,Oct.2004,40(2).
[2][美]Base U M.数字信号处理的FPGA实现[M].杨凌,胡永生,译.北京:清华大学出版社,2003.
[3]Altera(r).Cyclone II EP2C35 DSP Development Board ReferenceManual[Z].
[4]杨小牛,楼才义,徐建良.软件无线电[M].北京:电子工业出版社,2001.
数字上变频器 第4篇
软件无线电由于具有很强的灵活性、开放性,正在得到广泛重视和应用。其主要由天线、射频前端、宽带A/D和D/A转换器、数字上/下变频、通用和专用数字信号处理器以及各种软件组成。软件无线电的基本思想是将宽带A/D和D/A转换器尽可能靠近天线处理,以软件方式替代硬件实施信号处理。但以目前的硬件水平,一般是通过射频模块把信号从射频搬移到一个较高的中频或相反过程,在中频上对信号进行模/数或数/模转化,然后通过数字上/下变频器完成射频信号和基带信号的相互转换过程。所以,数字上/下变频器在目前的软件无线电技术中扮演着十分重要的角色。
TI公司推出的可编程数字上/下变频芯片GC5016,它是为了满足高速率、高带宽的数字信号处理而设计,提供了4个能够独立配置的上/下变频通道、两级宽带数字滤波器组合以及超低功耗,具备设计灵活、性能优异等特点,从而受到无线通信领域设计人员的青睐[1,2]。本文以数字上变频电路设计为例展开论述。
1 数字中频发射模块硬件设计
某型设备采用基于软件无线电思想的中频数字化设计方案,其数字中频发射模块如图1所示。其中,用FPGA和DSP协同处理基带数据,在基带处理时,低层的信号预处理算法处理的数据量大,对处理的速度要求高,但运算结构相对简单,因而适于用FPGA进行硬件实现,相比之下,高层处理算法所处理的数据量相对较小,但算法的控制结构复杂,适于用运算速度高、寻址方式灵活、通信机制强大的DSP芯片来实现;GC5016完成数据的内插、滤波和正交调制等功能;D/A完成数字信号到模拟信号的转换;信道机完成把频谱从中频搬移到射频的功能。由于GC5016中的滤波器优劣决定了整个上变频电路的性能,所以需要重点分析、设计。
2 GC5016中滤波器设计
在GC5016中,其信号滤波主要由CIC滤波器(级联积分梳状滤波器)和PFIR滤波器(可编程有线脉冲响应滤波器)构成,由于CIC滤波器的通带倾斜较大,信号经过CIC滤波器时会有较大损耗,为此,需要利用PFIR滤波器可以对CIC滤波器进行矫正或补偿。
2.1 CIC滤波器结构及幅频特性
为保证整个滤波电路的性能,PFIR滤波器的特性决定于CIC滤波器的幅频响应,所以这里我们首先讨论CIC滤波器。GC5016中CIC滤波器主要由积分滤波器和梳状滤波器构成,如图2所示[4]。一般下变频采用的是5级滤波器,而上变频采用6级滤波器。
我们可以得出滤波器传递函数:
其中,N为CIC滤波器级数,这里,N=6;D为内插或抽取倍数;f为数字频率。
图3为CIC滤波器的幅频响应。从图3中可以看出,滤波器的顶端并不平坦,需要利用PFIR滤波器对其进行矫正。
2.2 滤波器综合设计
根据系统要求,需要对I、Q两路基带信号分别内插12倍。我们这里对PFIR滤波器内插3倍、CIC滤波器内插4倍,内插后的信号分别与数字载波相乘后相加,完成信号调制过程。其信号处理过程如图4所示。
图中,整个滤波器的传递函数为:
则PFIR滤波器的传递函数可以表示为:
GC5016中的PFIR滤波器是一个可编程滤波器,可以根据已知的幅频特性来设计所需的滤波器,利用式(5)就可以设计出PFIR滤波器。
3 仿真结果
根据以上的理论分析,通过Matlab仿真了PFIR滤波器的幅频特性。图5和图6为PFIR滤波器的仿真结果,这里假设式(4)中的Hr(f)为理想低通滤波器,PFIR滤波器的阶数为256。
两级级联数字滤波器的幅频响应如图7和图8所示。
从图7和图8可以看出两级级联数字滤波器的阻带衰减可以达到85 dB,而通带波动也能控制在0.1 dB以内。另一方面,GC5016作为数字上变频使用时,可以关闭CIC滤波器功能,单独使用PFIR滤波器,但由于内插的倍数较高,在阶数同为256时,其阻带衰减只能达到55 dB左右,比两级级联滤波器的性能要差,如图9所示。
当内插/抽取的倍数很高时,只用一级PFIR滤波器将很难满足系统滤波要求,如文献[1]中内插倍数达到60倍,其采用CIC滤波器和PFIR滤波器组合的两级滤波体制取得了很好的滤波性能,可以轻松满足系统要求。
4 结束语
GC5016集成了数字上变频(DUC)和数字下变频(DDC),使系统设计简洁、明了;两级级联滤波器结构使得滤波器设计灵活,且性能优越。这种基于软件无线电思想的数字变频器使得硬件电路成为可重配置、可升级的开放式通用平台,为今后的系统改进也提供了方便。
参考文献
[1]马媛,张彦仲.GC5016及其在TD-SCDMA基站中的应用[J].无线电工程,2007,37(4):54-56.
[2]洪杭迪.基于GC5016的数字直放站设计[J].今日电子,2007(3):83-85.
[3]郑晓红,王艳芬,武学强.宽带数字上/下变频转换器[J].世界电子元器件,2004(4):69-71.
[4]Texas Instruments Incorporated.GC5016 Datasheet[EB/OL].Dallas,Texas,US.2005,http://focus.ti.com/lit/ds/sl-ws142j/slws142j.pdf.
[5]奥本海姆A V,等.离散时间信号处理[M].2版.刘树棠,黄建国,译.西安:西安交通大学出版社,2001.
基于FPGA的数字下变频器的设计 第5篇
软件无线电是一种以现代通信理论为基础, 以数字信号处理为核心, 以微电子技术为支撑的新的无线通信体系结构[1]。借鉴软件无线电思想, 设计了数字中频接收机中的数字下变频器。数字下变频器是软件无线电结构中的重要模块之一[2], 主要作用是对A/D转换器数字化后的中频数字信号进行下变频、降速、滤波处理, 将中频数字信号变成数据率较低的数字基带信号。数字下变频可以通过专用的下变频芯片或FPGA来实现。专用下变频芯片功能强大, 能够比较好地实现所需要的功能, 但是缺乏灵活性, 而使用FPGA实现数字下变频可以根据不同的系统要求, 采用不同的结构完成相应的功能, 具有很强的灵活性, 便于进行系统的功能扩充和升级。
1 数字下变频器的系统设计
在数字中频接收机中, 工作模式不同, 相应的数字下变频的分频比和FIR滤波器系数也不同。在本设计中要实现三种抽取率 (6×6×4, 8×8×10, 18×16×10) 的数字下变频, 选用Xilinx公司Spartan系列XC6SLX75芯片作为硬件平台, 在FPGA内部进行了模块化设计, 设计参考了AD公司的AD6620数字下变频芯片[3], 其内部结构如图1所示。主要包括5个基本模块:FIFO模块、混频器模块、控制模块、CIC滤波器模块和FIR滤波器模块。
输入的中频信号经过A/D转换器带通采样后转换为数字信号, 通过FIFO模块缓存后与数控振荡器产生的数字正交信号相乘得到正交的I, Q信号, 经过CIC和FIR滤波器模块抽取降采样滤波使得其速率大大降低后, 送给后端DSP进行实时处理。为了使数字下变频器实现不同分频比的抽取, 在FPGA内部设计了控制模块, 根据不同分频比, 控制CIC滤波器输入数据和输出数据的增长位数;控制FIR滤波器的使能与输出数据的选择。
2 数字下变频器的FPGA设计
2.1 混频器模块的FPGA设计
混频器模块主要包括数控振荡器 (NCO) 和混频器 (乘法器) 。数控振荡器的作用是产生两路正交的正余弦数字信号。本设计采用的是查表法来实现NCO[4], 而XC6SLX75芯片中所具有的丰富的查找表和Block RAM单元正好可以满足这种需要。
混频器 (乘法器) 的功能就是完成输入数字中频信号和NCO模块产生的正余弦信号之间的相乘运算, 即把输入数字中频信号的中心频率搬移到基带来。XC6SLX75芯片内部含有丰富的乘法器核 (DSP48A1) , DSP48A1核包含一个18×18补码乘法器, 因此在这里混频器直接使用两个DSP48A1核来实现混频的功能。
2.2 CIC滤波器模块的FPGA设计
CIC滤波器是无线通信中的常用模块, 一般用于数字下变频和数字上变频系统。CIC滤波器的结构简单, 没有乘法器, 只有加法器、积分器和寄存器, 适合工作在高采样率。CIC滤波器包括两个基本组成部分:积分部分和梳状部分[5]。
本设计采用2级级联CIC滤波器实现第一级信号的滤波、抽取工作, 4级级联CIC滤波器实现第二级信号的滤波、抽取工作。对CIC滤波器进行模块化设计, 混频后的I、Q路信号分别调用CIC滤波器模块进行处理, 其FPGA内部实现框图如图2所示。
DSP48A1核包含一个48位加法器/减法器/累加器[6], 因此通过调用IP核和配置寄存器延迟, 使用DSP48A1核来实现积分器和疏状滤波器。由于CIC滤波器内部存在积分器, 这将造成内部寄存器位数的增长。这个位数增长由级数N, 抽取因子D和延迟因子M决定, 所以在用FPGA实现CIC滤波器时, 每一级都必须保留足够的运算精度, 否则就有可能造成溢出错误。如果输入数据的位数为B位, 那么可由下式求出输出数据的位数[7]BMAX:
DSP48A1核支持48位加法、减法, 在实际设计中, 每一级积分器和梳状滤波器的位数都采用48位来做运算, 在不需要多消耗资源的情况下最大程度提高了运算精度。程序中的运算采用二进制补码格式进行, 在运算过程中采用移位处理模块要对数据进行移位处理, 保证在最大抽取因子下, 后面的运算处理不溢出。
2.3 FIR滤波器模块的FPGA设计
数字下变频器的最后一级是FIR滤波器, FIR滤波器主要完成信号的整形滤波功能, 同时完成最后一级的抽取。由于进入到FIR滤波器的数据速率已经相对较低, 因此在这种情况下可以较容易地实现较高阶的FIR滤波器, 从而使得滤波器的通带带宽、通带纹波、阻带衰减和过渡带带宽等都能够达到较好的指标[8]。
在本设计中采用FIR Compiler核来实现FIR滤波器模块[9]。设计了2个FIR滤波器来实现最后一级抽取功能, 分别为抽4FIR滤波器和抽10FIR滤波器。通过控制模块根据抽取因子控制这2个滤波器数据的输入输出和工作使能, 其幅频特性如图3, 图4所示。
3 系统仿真及验证
本设计使用Xilinx ISE 11.4工具进行编译和综合, 为了验证设计的正确性, 采用Chip Scope Pro工具和Matlab工具对内部信号进行分析[10]。该设计实现的数字下变频器的具体处理流程为:设置抽取率为6×6×4, 输入的355 MHz中频信号经过A/D转换器以50 MHz采样速率带通采样后转换为数字信号送到FPGA中;控制模块NCO参数使其产生频率为5.05 MHz的正交信号与采样信号进行混频;混频后得到频率为50 k Hz的I, Q信号;I, Q信号的采样速率为50 MHz, 通过6倍抽取的2级CIC滤波器和6倍抽取的4级CIC滤波器得到1.389 MHz采样速率的信号, 再通过4倍抽取的FIR滤波器输出347 k Hz低采样速率的信号供后级的DSP进行处理。使用Chip Scope Pro工具对FIR模块输出的I, Q数据进行采集, 波形如图5所示。
把采集I, Q数据组成为复数数据输出送到Matlab工具里进行FFT分析, 频谱图如图6所示。
4 结论
通过测试, 采用FPGA设计的数字下变频器代替专用的数字下变频芯片能够很好地实现不同抽取率下的下变频功能, 满足数字中频接收机的设计要求。通过使用FPGA实现数字下变频功能可以根据不同的系统要求, 采用不同的结构完成相应的功能, 具有很大的灵活性, 便于进行系统的功能扩充和升级, 具有较高的应用价值。
摘要：采用软件无线电思想, 设计和实现了基于FPGA的数字下变频器, 应用于数字中频接收机中, 主要完成信号的下变频、多速率抽取和滤波等功能。采用自上向下的模块化设计方法, 将数字下变频的功能划分为不同的模块, 通过VHDL语言和IP核设计各功能模块。通过ISE和Matlab工具对数字下变频器进行了仿真设计, 在FPGA硬件平台上进行了测试验证, 结果表明:数字下变频器稳定可靠、通用性强、灵活性高, 满足数字中频接收机的设计要求。
关键词：软件无线电,数字下变频,FPGA,仿真设计
参考文献
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[9]刘东华.Xilinx系列FPGA芯片IP核详解[M].北京:电子工业出版社, 2013.
数字上变频器 第6篇
关键词：软件无线电,DDC,FPGA
在软件无线电中,数字下变频DDC作为一个桥梁连接着前端A/D转换器和后端的DSP器件。通过变频、抽取滤波,将低速数据送给DSP器件进行处理[1,2,3,4]。随着半导体技术的发展,FPGA的性能越来越高,而成本越来越低,并且内置越来越多的成熟IP核,这些都为其研究和开发提供了方便。利用FPGA实现DDC功能成为软件无线电设计中的常用手段。
1 数字下变频的基本原理
在软件无线电中,一般都采用正交数字下变频法,如图1所示,正交数字下变频法主要由数字混频器、数字振荡器NCO和抽取滤波器三个部分组成。其中核心部件是抽取滤波器和数字振荡器NCO。抽取滤波器采用具有抗混叠效应的CIC滤波和作为补偿滤波器的FIR来实现,NCO模块采用Altera的NCO核来实现[5]。
2 抽取滤波器的设计
2.1 积分梳妆滤波器(CIC)
CIC数字滤波器是窄带低通滤波器的高计算效率的实现形式,常常被嵌入到现代通信系统的抽取和插值模块的硬件实现中。
所谓梳妆滤波器,是指该滤波器的冲击响应具有如下形式:
式中,D即为CIC滤波器的阶数(D其实也是抽取因子)。CIC滤波器的z变换为:
式中,。
由于单级CIC滤波器的旁瓣电平比较大,阻带衰减很差,难以满足实用要求。为了降低旁瓣电平,采用多级CIC滤波器级联的方法来解决,滤波器级数N越大,CIC幅频相应越好。图2采用的是8级抽取结构的CIC滤波器。
2.2 FIR补偿滤波器
虽然梳状滤波器在高速采样的情况下很有效,但是其相应缺少平旦的通带和快速下降的过渡带。为了解决这个问题,一般在抽取CIC滤波器后面级联一个补偿FIR滤波器。积分梳妆滤波器CIC经过补偿滤波器CFIR的补偿后,其幅频响应具有近乎水平的通带和快速下降的过渡带。
积分梳妆滤波器CIC、补偿滤波器CFIR以及二者级联后的信号如图3所示。从图中可以看出,CIC与CFIR级联后的幅频响应曲线通带平坦、过渡带陡峭,满足设计要求。
3 系统硬件实现及结果仿真
下面以一个实际工程应用系统来说明当系统带宽的中心频率落在Fs/4位置时,可对上述结构进行简化。
3.1 系统结构进一步简化
假设A/D采样率为120 MS/s、系统带宽为40 Mb/s、中心频率选为30 MHz,为防止滤波器过度带对信号的影响,在用户频带的两端留有10 MHz的保护,如图4所示。
对图中的接收信号下变频至零中频,则图4中的NCO设置应为30 MHz(Fs/4)。为防止频率混叠,需对下变频后的信号进行低通滤波,如图5所示。
由于NCO采用的是Fs/4,因此其输出I路为:1,0,-1,0…,Q路为:0,-1,0,1…。可见,并不需要乘法运算和NCO IP核,只需要改变两路输入数据的符号即可。
考虑对滤波后的数据要进行2抽1,为进一步减少运算冗余,根据多速率数字信号处理理论,可将抽取运算放在滤波之前,同时NCO的输出也要做相应变化,且这时的LPF变成了奇偶分离的多相结构。经过上述一系列变换后的正交变换模型如图6所示。
3.2 FPGA设计
对上述算法模型进行FPGA设计,采用Altera公司的STRATIXII系列FPGA作为器件平台,并在其STRATIXII DSP开发板上进行硬件验证。
A/D采样率为120 MS/s,系统输入时钟频率为120 MHz,低通滤波器(LPF)的阶数为64阶,分解到奇偶两路各32阶。在QUARTUSII软件中应用Verilog进行开发,系统经综合编译后的RTL图如图7所示。
表1为系统的资源消耗情况,可以看出该系统消耗的逻辑资源、存储器资源以及DSP模块资源非常少,满足绝大多数雷达、电子侦察、通信系统的要求。
将关心的信号添加到Altera提供的SignalTap II Logic Analyzer中。利用板子上的ADC输入不同频率的信号,使用STP进行采集并将采集到的波形数据保存为CSV文件,然后利用Matlab将其中I/Q两路输出信号读出,作图分析其正交性。为验证该系统在整个频带内的性能平稳度,每隔10 MHz设置一个频点,进行详细验证,如图8~图12所示。
硬件验证结果表明,在整个10 MHz-40 MHz设计带宽内有效地实现了对中频信号的下变频处理,并且信号具有很好的正交性。该正交变换系统的镜频抑制能力可达60 dB,能够满足绝大多雷达、电子侦察、通信系统的设计要求。
参考文献
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数字上变频器 第7篇
随着数字信号处理技术的发展, 软件无线电技术代表着无线电电子信息系统的发展趋势将逐步取代传统的“纯硬件电路”的无线通信模式。其基本思想就是将宽带模数变换器 (A/D) 及数模变换器 (D/A) 尽可能地靠近射频天线, 建立一个具有“A/D-DSP-D/A”模型的通用硬件平台, 在这个硬件平台上尽量利用软件技术来实现通信系统的各种功能。但随着采样速率的提高, 采样后的数据流速率变得很高, 导致后续的信号处理速度跟不上, 就有必要对A/D后的数据流进行变频处理。传统的数字变频处理方法主要利用专用ASIC和CPU算法实现, 从其原理来看, 不难发现这样的方法不利于系统参数的实时更新、调试同时会增加CPU的负担, 降低了系统的稳定性。因此利用可编程逻辑器件实现CIC滤波器将极大的提高无线电系统中信号带宽为窄带的下变频 (抽取) 、上变频 (插值) 的数字变频的适用性和灵活性。
(二) 梳状滤波器理论
积分梳状滤波器的时域表达式为:
其中D是梳状部分的延迟, 对上式进行z变换, 就可以得到积分梳状滤波器的传递函数:
其中R是变频因子。其滤波器结构为:
由 (2-2) 可以得到积分梳状滤波器的频率响应为:
式 (2-1) 表明梳状滤波器是一种线性相位的低通FIR滤波器。那么其幅频特性为:
由上式可知, 梳状滤波器在频率点wk=2πk/RD k=1, 2…Ν-1处的幅值为零, 即在wk附近形成多个阻带。由于除归一化因子外, 梳状滤波器的系数都为1, 因此实现起来较为简便, 但是这样的滤波器的阻带衰减较小, 不能满足实际的需要。为了提高滤波器的阻带衰减, 可以采用下面改进的梳状滤波器形式:
相应的频率响应为:
M称为梳状滤波器的级联级数, 引入M后, 其阻带衰减成M倍增大, 并且通带边缘变得更为陡峭, 使得滤波器的特性变得比较好。可以看出实现一组CIC滤波器只需要加减法器和寄存器, 而不需要复杂的乘法运算, 适合用FPGA实现。
(三) 积分梳状滤波器设计参数分析
在CIC滤波器的设计过程中一般用阻带衰减、带内容差等来分析其滤波器设计性能。设阻带衰减as, 带内容差σs。首先, 必须考虑CIC滤波器下变频输出后, 在有用信号带宽内混叠衰减应大于系统要求。如果单级衰减不满足要求, 则可采用级联的方式, 这时的阻带衰减为单级阻带衰减的M倍, 即Mas, M为级联级数。其次, CIC滤波器还应考虑在w=w1处的幅值不能够下降太多, 即1w在处的阻带衰减不能太大。
由式 (2-7) 知道N为CIC滤波器的阶数, 在单级CIC滤波器中, 如果信号带宽1w很窄, 且CIC滤波器的幅频响应H (ejw) 在w2N=2π-w1的阻带衰减量as足够大, 则进行信号下变频之后其信号的带内混叠可以忽略不计, 则其阻带衰减:，那么采用多级滤波器级联时, 当有M级积分梳状滤波器基本单元级联时。
令:
由此不难看出:增大M, 可以使滤波器的阻带衰减as增大, 减小混叠影响。但由式 (3-2) 知道其带内容差也会增大, 考虑到通带的性能, 通常M取小于或等于5。
(四) 基于FPGA的CIC设计与仿真
由上文的分析不难看出由于CIC滤波器的带内容差对带宽比例因子要求较高, 因此它只适合于作下变频系统的第一级或者上变频系统的最后一级, 对于带宽比例因子很低的多速率系统, 还需要更复杂的滤波器系统, 如FIR滤波等等。因此本文设计了一个多级CIC滤波器和FIR滤波器级联的多输入多输出的系统, 实现双通道数字信号抽取, 使数据流速率变为原来的1/8, 验证利用FPGA在多速率系统数字变频中, 为系统带来的灵活性和处理速率的提高。
在数字信号处理系统进行上变频或下变频时, 系统经常在多通道下工作, 假设每个通道都有相同的变频要求, 我们要为每一个通道都配制相同的硬件, 这样会占用很大的硬件资源。因此, 在多通道运作时, 我们可以运用均分时间的原理实现硬件资源的复用, 而不是每个通道都占用一套硬件资源, 这样就节省了资源。这也就是多输入多输出模型的概念。原理框图如图2所示。
首先, 两路输入等时复用CIC滤波器, CIC滤波器的输出交叉存储这两路输入的数据, 这个过程实现4倍降频, CIC滤波器的输出进入FIR滤波器实现两倍降频, 最后利用利用ALTERA公司提供的the Avalon Streaming interface解数据包, 得最终输出。由于CIC滤波器宽过渡带使它不能满足抽取或插值所需要的平坦通带和窄过渡带性能, 因此利用FIR滤波器实现补偿作用。
利用dspbuilder和matlab无缝结合, 可用matlab产生仿真数据对设计进行仿真, 结果如图3所示。
由图3和图4时序仿真可以看出, 两通道的输出均实现了对输入信号的抽取, 特别是信号输入的后面部分, 输入的正余弦波信号均迭加了噪声, 但是, 抽取后输出的波形频率上变化不大, 只有幅值上的一些变化。也就是说对于高频噪声, 经过CIC和FIR滤波器抽取后可将其有效滤除。
(五) 结论
本文介绍了积分梳状滤波器的基本原理, 分析了其主要的性能参数。给出了一种基于FPGA的CIC和FIR实现数据8倍抽取方案。由于它可以根据不同应用的需要随时更改参数, 所以可广泛应用于软件无线电系统多速率数字变频系统中。最后通过仿真验证了滤波器的各项技术指标是符合要求的, 设计是可行的。同时该方案易于实现、结构简单, 具有成本低、开发周期短、应用范围广等优点。
参考文献
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基于FPGA的数字下变频设计 第8篇
软件无线电的基本思想是构造一个通用的硬件平台,将各种通信功能通过软件控制来实现,这就摆脱了传统无线电面向硬件的设计方式,很大程度提高了开发效率[1]。数字下变频(DDC)是软件无线电的关键技术之一,被广泛应用于数字接收机中,DDC模块在AD模块后面,把高速数字信号转化成低速数字信号,以便后续模块对信号进行实时处理,DDC的设计将直接影响接收机接收性能的好坏。
1 数字下变频原理
本文的DDC设计方案如图1 所示,包括正交混频和抽取滤波两部分,其原理过程为经过A/D转换后的数字信号x(n) 与数字振荡器(NCO)产生的正余弦波相乘进行正交混频,混频后的信号经过积分梳状(CIC)滤波器和半带(HB) 滤波器进行抽取滤波,最后通过FIR滤波器进行整形滤波,输出I(n)和Q(n) 两路基带信号[5]。
2 数字下变频的设计
本文DDC中各模块的设计大部分采用Xilinx IP Core完成的,Xilinx公司把一些功能模块进行高效设计然后封装成IP Core,像乘法器和FIR滤波器等,开发者进行FPGA开发时可以直接调用这些IP Core,这样做可以缩短开发周期,提高开发效率。
2.1 混频模块设计
混频模块主要包括数字振荡器NCO和乘法器,NCO的主要功能是产生稳定的、正交的、频率可控的正弦和余弦信号,它是影响DDC性能的主要因素之一,其离散序列表达式如式(1)所示:
其中fLO是NCO产生的本振频率,fclk为系统参考时钟。
NCO实现方法很多, 最常用的方法是查找表法(LUT),其结构如图2 所示:
由图2 可知,NCO主要由相位累加器、相位寄存器和波形储存器三部分组成[4],它的工作原理是:每来一个系统时钟fclk,相位累加器就把频率控制字累加一次,然后用得到的相位累加值作为地址,根据地址查找相应的幅度值,最终输出相应的波形。系统时钟fclk、相位累加器的位数N、频率控制字K的大小共同决定NCO的输出频率fout,三者的关系如式(2)所示。
本设计系统时钟fclk=128MHz,N=32,输出频率为out=32MHz, 由(2) 式可得频率控制字K=1073741824,仿真波形如图3 所示。
2.2 抽取滤波模块设计
低通滤波器组的主要作用是低通滤波,一般由FIR滤波器实现。但是,由于FPGA接收的AD采样数据具有很高的采样率,不适合实时处理,因此,该低通滤波器组还需实现降低采样率这一功能。同时,高采样率的数据会增加FIR滤波器的设计难度,使得资源消耗过多、功耗过大,因此在使用FIR滤波之前,需要使用抽取滤波器组来降低采样率。本文采用积分梳状滤波器和半带滤波器进行抽取滤波。
2.21 CIC滤波器
积分梳状滤波器(Cascaded Integrated Comb,CIC)的冲激响应为:
其中D为CIC滤波器的阶数(即抽取因子)。由冲激响应可见,CIC滤波器其实是一种具有线性相位的特殊FIR滤波器[3],其Z变换如(4)式:
式中,,M为微分延迟,工程中通常取1。由式(4)可得到CIC滤波器的实现框图,如图4所示。
由图4 可见,CIC滤波器由积分器H1(z )、梳状滤波器H2(z )和抽取器组成,其结构简单,无需一般FIR滤波器所需的乘法运算,这不仅提高了实时性,而且也简化了硬件,适合于工作在高采样率条件下,因此CIC滤波器在多速率信号处理中具有特别重要的位置[2]。
由于单级CIC滤波器的阻带衰减很差,只有13.46 d B,所以工程常用多级CIC滤波器级联。
N级CIC滤波器的传递函数为:
每增加一级CIC滤波器,则旁瓣电平衰减增加13.46 d B。本设计中使用5 级级联CIC滤波器,频谱特性如图5 所示,其具有67.3d B的阻带衰减[3],基本能满足实际要求。
本文的CIC滤波器是借助Xilinx Logi CORE IP CIC Compiler实现的[7],在IP Core中可以配置相应的抽取率和级联数。
2.22 HB滤波器
半带滤波器(Half-Band,HB) 适合于实现D =2M倍(2 的幂次方倍) 的抽取或内插。其冲激响应为:
从公式(6)可以看出,HB滤波器的冲激响应除了h(0) 为1 外,在其他偶数点的取值均为零,即滤波器近一半的系数为零,这就节省了一半的运算量,具有很高的实现效率,适合于进行实时处理。
其幅频特性如图6 所示:
半带滤波器的频率响应满足以下关系:半带滤波器的阻带宽度π -ωs与通带宽度 ωp是相等的,且通带和阻带波纹相等[2]。
本文设计用Matlab中的FADTool来设计HB滤波器的,把生成的滤波器系数导入到FPGA的FIR IP Core中[6]。幅频响应曲线如图7 所示,HB滤波器的阶数为16,截止频率为0.3Fs,阻带衰减为110d B。
2.23 FIR滤波器
在数字下变频模块中,HB滤波器后面需要增加一个FIR低通滤波器进行整形滤波,由于这时信号经过抽取后速率变得较低,所以可以适当提高FIR的阶数来减少过渡带宽,提高滤波性能。本文FIR滤波器是通过Matlab FADTool工具设计的,如图8 所示,该滤波器阶数为100阶,阻带衰减为80d B,通带宽度为0.2Fs。
3 FPGA仿真结果
系统验证对频率为1MHz信号的数字下变频,本文设计采用的系统时钟为128MHz,中频频率为96MHz,用系统时钟对中频信号进行采样,由带通采样定理可知,在32MHz处会出现基带信号的镜像信号,把FIR滤波器的Fs设为8MHz,采样时钟从128MHz变到8MHz,抽取率为16,所以CIC滤波器抽取率为8,HB滤波器为2。
系统输入97MHz余弦信号,经过采样后镜像信号出现在33MHz处,然后与NCO产生的32MHz正交信号进行混频,通过抽取滤波后最终应该存在1MHz的信号不被滤掉。
取I路信号进行观察,混频Modelsim仿真图如图9所示,经过FIR输出的时域信号如图10 所示。
把FPGA中FIR输出的数据导入到Matlab中可得归一化频谱图如图11 所示,从中可看出1MHz信号没有被滤除。
结合图9、10、11 可以看出,本设计方案准确完成了1MHz信号的数字下变频。达到了预期的效果。
4 结语
本文基于FPGA设计了一种数字下变频的方案,设计方案采用高效滤波器进行抽取滤波,可以节省一定的资源。同时,大部分模块的实现采用了Xilinx IP Core,这样做可以简化设计流程和缩短开发时间,从最后的结果可以看出本设计方案是正确可行的,可以应用到中频接收机中,具有良好的应用前景。
摘要：数字下变频是软件无线电的关键技术之一,在分析数字下变频基本原理的基础上,给出了一种数字下变频的设计方案,然后基于Xilinx Vivado开发平台对各个模块进行设计,最后借助Modelsim 10.1a和Matlab对方案进行仿真验证,结果表明本文方案是正确可行的。
关键词：软件无线电,数字下变频,FPGA,数字滤波器
参考文献
[1]杨小牛,楼才义,徐建良.软件无线电原理与应用[M].北京:电子工业出版社,2001
[2]徐小明,蔡灿辉.基于FPGA的数字下变频(DDC)设计[J].通信技术,2011,44(10)
[3]陈斌,杜仲,周世君,等.一种基于FPGA的数字下变频算法设计[J].电视技术,2011,35(13)
[4]罗琳.基于FPGA的数字下变频的研究与分析[D].西安:西安电子科技大学,2013
[5]苏晓晓.数字化接收机的FPGA设计[D].哈尔滨:哈尔滨工业大学,2012
[6]Xinlinx Inc,Logi CORE IP FIR Compiler v6.3 DS794,March1,2011
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