1 基于FPGA实现DDS的意义
现代FPGA不仅在可编程逻辑门的数量上有很大的提高, 而且其工作频率也越来越高, 可以达到几百兆甚到几亿。FPGA的高性能、低成本、高灵活性特点使其在现代各种电子系统 (如通信系统、日常各种消费类电子等) 中得到广泛应用并迅速地占领了市场。
FPGA作为一种半定制性的电路是从APL、GAL、EPLD等可编程器件发展而来的。这种半定制方式的出现既解决了ASIC电路不可重覆编程的缺点, 又克服了传统可编程器件在资源上不足的问题。
根据各种电子系统的频率源设计需要, 各种高性能及多功能的DDS芯片不断的被各大芯片制造厂商相继推出。从FPGA功能特点可以看出, 采用FPGA设计DDS的优势是很多其它DDS芯片无法代替的, 如FPGA的灵活性, 使用FPGA实现的DDS不仅可以实现单一的调制功能而且能够实现多种调制技术的组合形式。而且, 利用FPGA的大规模性, 可以在单一的FPGA芯片内实现多个DDS芯片。由于专用DDS芯片出产时的各种控制功能与配置方式是相对固定的, 不一定能够满足特定系统的应用需求, 那么用FPGA实现的定制的DDS, 就能在这种情况下提供一种非常好的解决方案。
2 DDS的杂散来源及特点
2.1 DDS主要有三个杂散来源
(1) 相位截断误差。
一般DDS具有很高的分辨率, 这就要求其相位累加器的位数N取值都比较大、比如32、48。但是ROM表的存储量过大会引起很多问题, 因此一般截取相位累加器输出的N位中的高A位作为ROM表寻址地址, 而B=N-A位舍弃, 这样就引入了所谓的相位截断误差。
(2) 幅度量化误差。
对正弦信号一个周期内进行2N次采样后, 得到的幅度序列必须进行有限位的量化才能作为ROM表的存储数据 (因为ROM表的存储字长是有限) , 这就造成了所谓的幅度量化误差。由于量化位数L一般取12、14位, 所以量化噪声的功率还是比较小的, 通常量化噪声被称为背景噪声。
(3) D/A转换器的非线性误差。
D/A转换器是实现数字信号向模拟信号转换的一种器件, 由于D/A转换器的有限分辨率、非线性特征、瞬间毛刺和转换速率等非理想转换特性的存在, DDS的输出信号会产生一定的非线性失真, 从而引入误差。
2.2 DDS的主要特点如下所示
(1) 频率切换时间短。
从DDS的结构上可以看出, DDS是一个不带任何反馈环节的纯开环系统。这种结构决定了DDS的频率切换时间是由频率控制传输时间以及一些主要器件的延迟时间决定的。由于现代高速电子线路的快速发展, 这些主要器件带来的延迟也非常有限的。因此, 一些高速度DDS的频率切换时间也非常短, 基本上在ns的量级上。
(2) 相位变化连续。
由于DDS的相位累加器在频率控制发生变化时, 并不是重新从初始相位值的基础上开始累加, 而是在已有的累加值的基础上继续累加, 虽然频率是跳变的, 但其相位值还是连续的, 这样使得最终输出的模拟信号具有相位连续性。
(3) 具有低相位噪声和低漂移。
DDS系统其实相当于一个小数分频器, 根据小数分频器的原理可知, 其输出信号的相位噪声与系统参考源的相位噪声有关, 由于DDS的参考频率一般是采用具有高稳定度、高精度的晶体振荡器, 所以DDS输出也具备低相位噪声和低漂移的特性。
(4) 易产生各种调制信号。
从DDS的工作原理易知, DDS的数字化结构使DDS可以很容易地实现数字调频、数字调相、调幅等各种数字调制信号, 并且在F P G A的高速发展下, 用FPGA实现的D D S也能很轻松的实现各种模拟调制信号, 如AM调制、PM调制、FM调制以及各种复杂的线性调频和非线性调频信号。
3 DDS硬件实现
DDS的主体部分在XUPVirtex-IIPro开发系统提供的XC2VP30FPGA中实现, 然后将输出结果通过AD9755型号的数模转换器。D/A转换输出再通过功率放大器AD8041进行放大, 最后用低通滤波器进行平滑输出。
3.1 FPGA的选取
XUP (Xilinx University Program) Virtex-IIPro开发系统主要由Xilinx公司大学计划中推出的用于FPGA开发教学和研究的高级硬件平台, 它具有功能强大、成本低等优点。平台上的F P G A型号为V i r t e xIIProXC2VP30, 并且该平台集成了相关的功能组件以及常用的外围接口电路, 可用于从简单逻辑到复杂系统等FPGA设计以及嵌入式开发等各级别的开发与应用。
3.2 D/A转换器的选取
AD9755是一款双端口输入复用、单通道输出的14位超高速CMOSDAC, 其工作速度达300Ms/s, 在通信系统、基站、数字频率合成技术以及数字通信技术中得到广泛的应用, 主要特点如下。
(1) 转换速率高达300Ms/s。
(2) 分辨率达14位。
(3) 通过一个二选一选择器实现双端输入复用。
(4) 有采用内部PLL工作模式和非PLL工作模式。
(4) 外接不同形式的负载电路, 可实现单端输出和双端差分输出两种形式。
(5) 芯片工作电压为3V, 并且内部提供一个稳定的1.2V标准参考电压。
(6) 时钟频率为150MHz输出为25MHz时的无杂散动态范围为71dBc。
(7) 输入输出Setup时间分别为2.0ns、11.0ns。
3.3 相位累加器模块
相位累加器是整个DDS设计中的核心部分, 累加器的工作频率是DDS设计中的一个难点。在D/A转换器的工作频率足够高的情况下, 相位累加器的工作频率决定DDS的最高时钟频率。设计中采用的相位累加器是由XC2VP30的IP核定制生成的, 该定制的32位相位累加采用流水线技术, 在速度上满足100MHz的频率。
摘要：DDS的高频率分辨率、快速频率切换以及相位变化连续等优点使其在各种电子系统的设计中得到广泛的青睐。但DDS也存在着输出频谱杂散抑制差和工作频带受限的缺点使其在某些应用场合受到限制。因此, 对于有效降低DDS的杂散己经成为DDS系统设计亟待解决的问题。
关键词：FPGA,DDS,调频
参考文献
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