第一篇：课程设计数字钟范文
数字钟课程设计
南 昌 大 学
数字电路与逻辑设计实验报告
姓
名：
付
容 学
号：
6100212236 学
院：
信息工程学院 班
级：
电气信息I类126班 实验名称：
数字钟设计
一、实验目的
1、熟悉数字系统的分析和设计方法;
2、熟悉根据任务的要求合理选择集成器件的方法;
3、学习和掌握数字钟的工作原理及设计方法，并且通过对数字钟的制作
进一步了解各种中、小规模集成电路的功能及使用方法;
4、学习使用protel软件进行电子电路的原理图设计、印制电路板设计;
5、初步掌握PCB板的制作流程及其工艺;
6、掌握数字系统的调试方法;
7、提高检查故障和排除故障的能力。
二、实验任务
利用中、小规模集成电路设计并制作一个数字显示时、分、秒的时钟，应具备如下功能：
1、能进行正常的时、分、秒计时功能，以数字形式显示时、分、秒的时间;
2、时应以24小时计时周期，计数序列为00—23;
3、计时出现误差时能校正，可以分别对时和分进行校正。
三、实验器材
计算机、protel软件、555定时器一个、6个74LS16
1、3个74LS90、个74LS
48、6个数码管、若干个74LS00和74LS0
4、电源、开关。
四、实验原理
1、电路的总体原理框图
数字钟是一个将“ 时”，“分”，“秒”显示于人的视觉器官的计时装置。它
2、数字钟的构成
的计时周期为24小时，显示满刻度为23时59分59秒，另外应有校时功能。因此，一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器、校时电路、振荡电路组成。数字钟实际上是一个对标准频率(1HZ)进行计数的计数电路。由于计数的起始时间不可能与标准时间(如北京时间)一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使振荡电路构成数字钟。
⑴555振荡电路
555定时器振荡电路给数字钟提供一个频率稳定准确的1KHz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了555振荡电路。
⑵分频器电路
分频器电路用74LS90芯片将1kHz的高频方波信号经3次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。
⑶时间计数器电路
时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。 ⑷译码驱动电路
译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。
⑸数码管
数码管通常有发光二极管(LED)数码管和液晶(LCD)数码管，本设计提供的为LED数码管。
3、数字钟工作原理
数字电子钟的原理方框图如上图，该电路系统由秒信号发生器、“时、分、秒”计数器、译码器及数码显示管、校时电路、整点报时电路等组成。秒信号发生器是整个系统的时基信号，它直接决定计时系统的精度，本实验用555定时器来实现。将标准秒信号送入“秒计数器”，“秒计数器”采用六十进制计数器，每累计60秒发出一个“分脉冲”信号，该信号作为“分计数器”的时钟脉冲。“分计数器”采用六十进制计数器，每累计60分钟发出一个“时脉冲”信号，该信号作为“时计数器”的时钟脉冲。译码显示电路将“时”、“分”、“秒”计数器的输出状态经七段显示译码器译码，通过LED七段共阴极数码显示管显示出来。整点报时电路是根据计时系统的输出状态产生脉冲信号，然后去触发一音频发生器实现报时。校时电路是用来对“时”、“分”、“秒”显示数字进行校对调整的。
五、实验设计方案
1、六十进制计数器电路
由两片74160构成的六十进制计数器如下图所示。首先将两片74160构成一百进制计数器，然后采用整体置数法接成六十进制计数器。电路的59状态译码产生LD'=0信号，同时加到两片74LS161上，在下一个计数脉冲(第60个计数脉冲)到达时将0000同时输入两片74LS161中，从而得到六十进制计数器。进位输出可有门电路G的输出直接得到。
2、二十四进制计数器电路
由两片74LS161构成的二十四进制计数器如下图所示。首先将两片74160构成一百进制计数器，然后采用整体置数法接成二十四进制计数器。电路的23状态译码产生LD'=0信号，同时加到两片74LS161上，在下一个计数脉冲(第24个计数脉冲)到达时将0000同时输入两片74LS161中，从而得到二十四进制计数器。
3、秒信号发生器电路
秒信号发生器是整个系统的时基信号，它直接决定计时系统的精度，本实验用555定时器来实现。先将555定时器的
2、6管脚连在一起构成施密特触发器，然后再通过RC积分电路构成多谐振荡器。接入电路的二极管D
1、D2使电容C1的充电电流和放电电流流经不同的路径，充电电流只流经R1，放电电流只流经R2，因此电容C1的充电时间为
T1=R1C1Ln2 电容C1的放电时间为
T2=R2C1Ln2 输出脉冲的占空比为
q=R1/(R1+R2) 若取R1=R2=71千欧然后与一个2千欧的电位器串联，则电路的振荡周期为
T=T1+T2=1s
4、校时电路
校准电路实质上是由一个555定时器接成的频率为1KHz的多谐振荡器，如下图示。从图中可知，秒脉冲进入计数器，数字钟正常工作。校时时先按下按钮J2，若按下J2则10Hz脉冲信号进入分计数器的个位，而分脉冲被阻止进入，因而较快的校准分计数器的计数值;若按下J1则100Hz脉冲信号进入时计数器个位，而时脉冲被阻止进入，因而较快的校准时计数器的计数值。
5、译码显示电路
译码电路的功能是将“秒”、“分”、“时”计数器的输出代码进行翻译变成相应的数字。用于驱动LED七段数码管的译码器为74LS48。由74LS48和LED七段数码管组成的数码显示电路如下图所示。将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。在译码器输出与数码管之间串联的为限流电阻。
六、实验总电路图
Multisim仿真原理图
七、实验仿真结果
1、1kHz脉冲信号：
2、秒时钟：
3、分时钟：
4、时时钟：
5、实验总仿真图：
八、实验总结
1、仿真过程中遇到的问题及解决方法 刚接到数字钟这个实验设计的时候，感觉脑子中一片混乱，理不出来一个清晰的思路。但是我先看了一遍课本，充分理解、熟悉课本中所讲的每个集成芯片的功能和它们的接法，然后又查阅了相关的资料。经过这个过程之后，我构思出来了数字钟大致的电路图和所要用到的集成芯片。但是在真正设计、画电路图的时候却不断出现了一些细节问题。比如用74LS161芯片构成60进制计数器后，在Multisim里找不到实验室用到的CD4511BE型号的译码器，那我该如何选合适的译码器进行译码?用555定时器产生1Hz的秒脉冲信号后，在保证原理图一定正确的情况下，为什么数码管一直显示0，不会走数字呢?24进制的地方为什么仿真结果总是会有些不对，从09变成10的时候中间会有一个类似于“8”一样的数出现，使得24进制与60进制不能同步进行，总是慢一秒?。于是我又去查资料，并请教了一些同学、老师才逐渐掌握了解决这些问题的方法，最后将问题一个个的击破了。经上网百度后，我知道用74LS48译码比较合适;问同学、老师后，我知道1Hz数码管能走数字，但是周期太长，所以将555定时器改成1KHz的才能很直观的看到实验仿真结果;在24进制的个位上加一个非门后就能实现正常功能。经过几次修改完善之后，我的设计仿真终于做出来了。
2、画protel原理图遇到的问题
①用单刀双掷开关实现校时电路时发现所选开关没有封装，后来经老师点拨在“元件库”中查找到了带封装的单刀双掷开关;
②不知道花PCB板的时候需要在板子的某个角落放总电源，否则整块板子无法供电使用，就连555定时器也需要电源驱动才能正常产生脉冲信号，加个电源开关更能使整个电路设计的合理、规范;
3、心得体会
此次的数字钟设计重点在于理论设计、对各种集成芯片的应用和电路本身的原理的熟悉,与电路的仿真和实际的连线有很大的差距。在此次的数字钟设计过程中,让我更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。在连接六十进制及其进位输出和用555定时器构成多谐振荡器的接法中,熟悉了逻辑电路及其芯片各引脚的功能,在电路出错时能准确地找出错误所在并及时纠正。
这次电子课程设计让我收获很大，通过这次的设计实验进一步地增强了实验的动脑、动手能力。让我体会到了学习知识时理论联系实际的重要性，并发现自己的知识面是很窄的，对很多简单的理论问题都比较难于解决，更别说实际的的问题了。所以，以后遇到这种动手操作的能力我一定要格外重视，并且努力完成它，争取做到最好的效果。
第二篇：数字钟课程设计
晶体振荡器电路
晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的脉冲，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。 分频器电路
分频器电路将32768Hz的高频方波信号经74LS4060和74LS250的二分频的分频后得到1Hz的方波信号，可以供秒计数器进行计数。分频器实际上也就是计数器。 时间计数器电路
时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，时个位和时十位计数器可以设计为12进制计数器或者24进制计数器，我们这里根据自己的意愿设计成24进制计数器。 译码驱动电路
译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。 数码管
数码管通常有发光二极管(LED)数码管和液晶(LCD)数码管，本设计采用的为LED数码管。
各单元模块设计和分析 晶体振荡器电路
晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。
图2 晶体振荡器电路图
分频器电路
通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。
通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32767Hz的振荡信号分频为1HZ的分频倍数为32767(2于15极2进制计数器。 时间计数单元
时间计数单元有时计数、分计数和秒计数等几个部分。
时计数单元一般为24进制计数器计数器，其输出为两位8421BCD码形式;分计数和秒计数单元为60进制计数器，其输出也为8421BCD码。
本实验采取了74LS90 用两块芯片进行级联来产生60进制和24进制
秒个位计数单元为10进制计数器，无需进制转换，只需将Q0与CP1(下降沿有效)相连即可。CP0(下降没效)与1HZ秒输入信号相连，Q3可作为向上的进位信号与十位计数单元的CP1相连。
秒十位计数单元为6进制计数器，需要进制转换。将10进制计数器转换为6进制计数器的
15
)，即实现该分频功能的计数器相当电路连接，其中Q2可作为向上的进位信号与分个位的计数单元的CP0相连。
分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，也是分个位计数单元的Q3作为向上的进位信号应与分十位计数单元的CP0相连，分十位计数单元的Q2作为向上的进位信号应与时个位计数单元的CP0相连。60进制的连接如图4所示。 时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为24进制计数器，所以在两块74LS90构成的100进制中截取24，就得在24的时候进行异步清零。24进制计数功能的电路如图5所示。
图5 24进制计数器电路
主要参考文献
《电子技术基础》
康华光
高教出版社 《电子线路设计、实验与测试》
谢自美
华中科技大学出版社 《电子技术实验》
汪学典
华中科技大学出版社 课程设计摘要 中文摘要
此次课程设计以数字钟为例，全面的利用了所学的知识，设计出了生活中常见的东西。数字钟主要有多谐振荡器、分频器、 计数器、 译码器组成。 主要芯片有74LS90、CC4511。有多谐振荡器产生约1Mz信号脉冲。满24计数器自动复位 ，从而实现24 小时计时。
关键词：多谐振荡器、分频器、 计数器、74LS90 英文摘要 This design report in detail the digital clock .Making using of our comment study .The digital clock is made of multivibrator type oscillator 、divider、counter. Following chips 74LS90 CC4511.When the hour counter reaches the summit of 24,it will return to the beginning point .So ,the whole day is counted . Key word: multivibrator 、divider、 74LS90
第三篇：数字钟课程设计报告
一、综述
数字电子钟是一种用数字电路实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的应用。数字钟从原理上来讲是一种典型的数字电路，其中即包含了组合逻辑电路，也有时序电路。
因此，我们此次设计与制作数字电子钟就是为了了解其工作原理，从而学会制作数字钟。通过设计和制作数字电子钟，可以加深我们对中小规模集成电路相关知识的理解，并且通过实际运用，提高我们的动手能力、培养我们的探索精神。
二、设计题目与设计要求 1.设计题目
本次的题目为设计一个具有计时、显示“时、分、秒”和校时功能的数字电子钟，具体功能如下：
① 显示时、分、秒;
② 具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间; ③ 计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时; ④ 为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。 2.设计要求
本次设计的具体要求如下：
① 画出电路原理图(或仿真电路图); ② 元器件及参数选择; ③ 电路仿真与调试;
三、方案选择
数字电子钟作为实际生活中运用广泛的一个物品。在电路实现方面，完全可以用单片机实现功能。这也是我们小组一开始的思路。但是，由于我们小组的这道题本身就比较简单，如果还从用单片机来做，基本上就只是编个程序的事情了。如此，这个学期在数电课上学到的一些东西并不能得到很好的运用，老师也是基于此考虑，建议我们还是不要使用单片机。
因此，我们采用了老师提供的思路和方案，具体的阐述请见以下几个部分。
四、大体设计思路
1.总体概要设计
数字钟实际上是一个对标准频率(1HZ)进行计数的计数电路。由于计数的起始时间不可能与标准时间(如北京时间)一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。晶体振荡器电路给数字电子钟提供一个频率稳定准确的32768Hz的方波信号，可保证数字钟的走时准确及稳定。然后分频器将32768Hz的高频方波信号经32768次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。通常使用石英晶体振荡器电路构成数字钟。图1所示为数字钟的一般构成框图。
“时”计时信号 “分”计时信号
校时信号
“秒”计时信号
图 1
数字电子钟原理框图
2.晶体振荡器电路
晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的脉冲，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。
3.分频器电路
分频器电路将32768Hz的高频方波信号经74HC4060和T’触发器(将D端接至输出的非端，使其变成一个T’触发器实现二分频)的分频后得到1Hz的方波信号，可以供秒计数器进行计数。分频器实际上也就是计数器。
4.时间计数器电路
时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，时个位和时十位计数器设计为24进制计数器。
5.译码驱动电路
译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。
6.示数电路
用译码驱动电路提供的电流带动数码管实现数字电子钟最后的示数部分。数码管通常有发光二极管(LED)数码管和液晶(LCD)数码管，本设计采用的为LED数码管。
五、元件清单
30pF电容2个 32768Hz晶振1个 15k欧姆电阻4个 74HC4060一片
74LS74双D触发器一个 单刀双掷开关2个 1M电阻1个
74Ls00四二输入7个 74Ls192六片 74Ls48六片 共阴数码管6个 蜂鸣器一个
六、仿真电路图
根据上述思路，我们小组的各个成员分别负责了部分电路，在确认部分功能可以实现
的前提下，将它们有机地组合起来得到了总电路。并在proteus软件中进行了仿真，确定可以实现功能后，再申请了实做。
仿真电路总图见下：
七、各单元模块的具体设计和分析
1.晶体振荡器电路
晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。
图2所示电路通过CMOS非门构成的输出为方波的数字式晶体振荡电路，这个电路中，CMOS非门U1与晶体、电容和电阻构成晶体振荡器电路，U2实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻R1为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容C
1、C2与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个180度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。
晶体XTAL的频率选为32768HZ。该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。
从有关手册中，可查得C
1、C2 为30pF时，频率准确度和稳定度较高。
由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为20MΩ或10MΩ。较高的反馈电阻有利于提高振荡频率的稳定性。但是，由于实验室只提供了1MΩ的电阻，所以在实际制作的过程中，我们采用的是实验室提供的电阻，最终造成了脉冲输出端的频率并不是严格符合1Hz。
图2 晶体振荡器电路图
2.分频器电路
通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡
器的输出信号进行分频。
通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32767Hz的振荡信号分频为1Hz的分频倍数为32767(2)，即实现该分频功能的计数器相当于15级2进制计数器。
本实验中采用HC4060来构成分频电路。HC4060在数字集成电路中可实现的分频次数最高，而且HC4060还包含振荡电路所需的非门，使用更为方便。
HC4060计数为最高为14级2进制计数器，可以将32767Hz的信号分频为2Hz，而经过转换为T’的D触发器则可以通过翻转功能将它分为1HZ的信号。如图3所示，可以直接实现振荡和分频的功能。
1
5图3 分频电路图
3.时间计数单元
时间计数单元有时计数、分计数和秒计数等几个部分。
时计数单元一般为24进制计数器计数器，其输出为两位8421BCD码形式;分计数和秒计数单元为60进制计数器，其输出也为8421BCD码。
针对每个计数单元，本实验分别采取了用两块74LS192芯片进行级联来产生相应的进制。
74LS192是同步十进制可逆计数器，它具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下所示：
(a)引脚排列 (b) 逻辑符号
其中：为置数端，为加计数端，为减计数端，为非同步进位输出端， 为清除端，Q0、Q
1、Q
2、为非同步借位输出端，P0、P
1、P
2、P3为计数器输入端，Q3为数据输出端。
其功能表如下：
表1 74LS192的功能表
对于秒计数单元，由于192内部本身就是10进制，所以只需要将作为十位输出的那一片192的输出端中的Q2和Q1(相与代表作为得到数字6)作为反馈端，相与再连接到两片
192的清零端上即可。如此就可以实现60进制的计数。满足秒计数的要求。实现此功能的部分电路如图四所示：
图4 60进制计数器电路
对于分计数单元，与秒计数单元完全一致，在此不再累述。
对于时计数单元，同理，将作为十位输出的那一片的192的输出端中的Q1(代表数字2)和作为个位输出的那一片192的输出端中的Q2(代表数字4)作为反馈端，相与再连接到两片192的清零端上即可。如此就可以实现24进制的计数。满足时计数的要求。实现此功能的部分电路如图五所示：
图5 24进制计数器电路
4.译码驱动及显示单元
计数器实现了对时间的累计以8421BCD码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，选用74LS48作为显示译码电路，选用共阴LED数码管作为显示单元电路，实现此部分的功能的电路如图6所示。
图6 译码驱动和显示电路
5.校时电路
当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。
根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。
图7 校正电路
6.整点报时电路
一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报时，以示提醒。其作用方式是发出连续的或有节奏的音频声波，较复杂的也可以是实时语音提示。本次采用的是用蜂鸣器实现简单的鸣响。
根据要求，电路应在整点前10秒钟内开始整点报时，即当时间在59分51秒到59分59秒期间时，报时电路报时控制信号。故将秒计数电路部分的作为十位的那一片的192的输出端中的Q
2、Q0相与(即表示数字5)，作为蜂鸣器的控制端1。再将分计数电路部分的作为十位的那一片192的输出端中的Q
2、Q0相与(即表示数字5)，再和作为个位的那一片192的输出端中的Q
3、Q0相与(即表示数字9)相与，如此作为蜂鸣器的控制端2。最后，再将两个控制端相与，连接至蜂鸣器的一端，再将另一段接地即可。
八、心得体会
第四篇：数字钟课程设计心得
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创新
数字钟课程设计心得范文
一、设计目的
数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.
二、设计要求
(1)设计指标
①时间以12小时为一个周期;
②显示时、分、秒;
③具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间;
④计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时;
⑤为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。
(2)设计要求
①画出电路原理图(或仿真电路图);
②元器件及参数选择;
③电路仿真与调试;
④pcb文件生成与打印输出。
(3)制作要求自行装配和调试，并能发现问题和解决问题。
(4)编写设计报告写出设计与制作的全过程，附上有关资料和图纸，有心得体会。
三、原理框图
1.数字钟的构成
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创新
数字钟实际上是一个对标准频率(1hz)进行计数的计数电路。由于计数的起始时间不可能与标准时间(如北京时间)一致，故需要在电路上加一个校时电路，同时标准的1hz时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。
(a)数字钟组成框图
2.晶体振荡器电路
晶体振荡器电路给数字钟提供一个频率稳定准确的32768hz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。一般输出为方波的数字式晶体振荡器电路通常有两类，一类是用ttl门电路构成;另一类是通过cmos非门构成的电路，本次设计采用了后一种。如图(b)所示，由cmos非门u1与晶体、电容和电阻构成晶体振荡器电路，u2实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电阻r1为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容c
1、c2与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个180度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。
一、设计目的
数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。
数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。
因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法. 资料来源：http:///data/xdth/
第五篇：数字钟课程设计 郭杰
课 程 设 计 说 明 书
数字钟课程设计
共
16
页
第 1页
班级：电094
姓名： 学号： 指导教师：
课 程 设 计 说 明 书
目 录
一、课程设计题目„„„„„„„„„„„„„„2
二、课程设计的设计任务和基本要求„„„„„„2
三、课程设计题目分析 „„„„„„„„„„„2
四、课程设计的电路设计部分 „„„„„„„„3
五、使用元器件说明 „„„„„„„„„„„„11
共
16 页
第 1页
课 程 设 计 说 明 书
电子技术课程设计
一、课程设计题目: 数字钟
二、课程设计任务和基本要求: ☆ 设计任务
设计一台可以显示时、分、秒的数字钟。 ☆ 基本要求
●能直接显示时、分、秒的数字钟，要求时针进制为十二进制。 ●当电路发生走时误差时，要求电路具有校时功能。
●要求电路具有整点报时功能，报时声响为四低一高，最后一响正好为整点。
三、课程设计题目分析: ☆ 设计要点
●设计一个精确的秒脉冲信号产生电路 ●设计60进制、12进制计数器 ●设计译码显示电路 ●设计分频器 ●设计校准电路 ●设计整点报时电路 ☆ 工作原理
数字电子钟由信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用555构成的振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用12进制计数器。译码显示电路将“时、分、秒”计数器的输出状态经七段显示译码器译码，通过六位LED显示器显示出来。整点报时电路是根据计时系统的输出状态产生一个脉冲信号，然后去触发音频发生器实现报时。校时电路是来对“时、分、秒”显示数字进行校对调整。
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课程设计的电路设计部分
● 译码显示电路
译码电路的功能是将秒、分、时计数器的输出代码进行翻译，变成相应的数字。用与驱动LED七段数码管的译码器常用的有74LS48。74LS48是BCD-7段译码器/驱动器，输出高电平有效，专用于驱动LED七段共阴极显示数码管。若将秒、分、时计数器的每位输出分别送到相应七段译吗管的输入端，便可以进行不同数字的显示。需要数码管串联电阻R作为限流电阻。
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●
振荡器: 通常用555定时器与RC构成的多谐振荡器，经过调整输出1000Hz脉冲。
数据计算
设计要求振荡源输出1kHz的方波，并且占空比为50%。则计算过程如下：
由占空比50%，可知R1=R2。
T=T1+T2=(R1+R2)Cln2
取C=100nF,
R1=R2= T/Cln2=0.001/2*0.69C=7.2kΩ
电路图中取值为7.15kΩ.
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●
分频器: 分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能扩展电 路所需要的信号，选用三片74LS90进行级联，因为每片为1/10分频器，三片级联好 获得1Hz标准秒脉冲。其电路图如下：
分频器
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☆
秒、分、时计时器电路设计
秒、分计数器为60进制计数器，小时计数器为12进制计数器。实现这两种模数的计数器采用中规模集成计数器74LS160构成。
●
60进制计数器
由74LS160构成的60进制计数器，将一片74LS160设计成10进制加法计数器，另一片设置6进制加法计数器。两片74LS160按反馈清零法串接而成。秒计数器的十位和个位，输出脉冲除用作自身清零外，同时还作为分计数器的输入脉冲CLR(1)。下图电路即可作为秒计数器，也可作为分计数器。
60 进 制 计 数 器
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●
12进制计数器
由74LS160构成的十二进制计数器，将一片74LS160设计成2进制加法计数器，另一片设置1进制加法计数器。即个位计数状态为Qd Qc Qb Qa = 0010十位计数状态为Qd Qc Qb Qa = 0001时，要求计数器归零。通过把个位Qc、十位Qb相与后的信号送到个位、十位计数器的清零端，使计数器清零，从而构成12进制计数器。电路图如下:
12 进 制 计 数 器
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● 校时电路
方法一
校时电路是数字钟不可缺少的部分，每当数字钟与实际时间不符时，需要根据标准时间进行校时。K
1、K2分别是时校正、分校正开关。不校正时，K
1、K2开关是闭和的。当校正时位时，需要把K1开关打开，然后用手拨动K3开关，来回拨动一次，就能使时位增加1，根据需要去拨动开关的次数，校正完毕后把K1开关闭上。校正分位时和校正时位的方法一样。其电路图如下:
校 正 电 路
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方法二 电路图如下：
●
整点报时电路
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仿广播电台整点报时电路设计,每当数字钟计时快到整点时发出响声,四低一高并且以最后一声高音结束的时刻为整点时刻。
整点报时电路
五、元器件使用说明:
⑴ 集成异步十进制计数器74LS90原理说明：
集成异步十进制计数器74LS90它是二-五-十进制计数器。74LS90具有异步清零和异步置九功能。当R0全是高电平，R9至少有一个为低电平时，实现异步清零。当R0至少有一个低电平，R9全是高电平时，实现异步置九。当R0、R9为低电平时，实现
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计数功能。
74LS90功能表如下
:
⑵
555定时器
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7课 程 设 计 说 明 书
振荡器由555定时器构成。在555定时器的外部接适当的电阻和电容元件构成多谐振荡器，再选择元件参数使其发出标准秒信号。555定时器的功能主要由上、下两个比较器C
1、C2的工作状况决定。比较器的参考电压由分压器提供,在电源与地端之间加上VCC电压,且控制端VM悬空,则上比较器C1的反相端“-”加上的参考电压为2/3VCC,下比较器C2的同相端“+”加上的参考电压为1/3VCC。若触发端 S的输入电压V2≤1/3VCC,下比较器C2输出为“1”电平,SR触发器的S输入端接受“1”信号,可使触发器输出端Q为“1”,从而使整个555电路输出为“1”;若阈值端R的输入电压V6≥2/3VCC,上比较器C1输出为“1”电平,SR触发器的R输入端接受“1”信号,可使触发器输出端Q为“0”,从而使整个555电路输出为“0”。控制电压端VM外加电压可改变两个比较器的参考电压,不用时,通常将它通过电容(0.01μF左右)接地。放电管T1的输出端Q′为集电极开路输出,其集电极最大电流可达50mA,因此,具有较大的带灌电流负载能力。若复位端 RD加低电平或接地,可使电路强制复位,不管555电路原处于什么状态,均可使它的输出Q为“0”电平。只要在555定时器电路外部配上两个电阻及两个电容元件,并将某些引脚相连,就可方便地构成多谐振荡器。
(3)74LS48译码器
7段显示译码器74LS48是输出高电平有效的译码器，其引脚图和真值表如下：
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由7448真值表可获知7448所具有的逻辑功能：
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(1)7段译码功能(LT=1，RBI=1)
在灯测试输入端(LT)和动态灭零输入端(RBI)都接无效电平时，输入DCBA经7448译码，输出高电平有效的7段字符显示器的驱动信号，显示相应字符。除DCBA = 0000外，RBI也可以接低电平。 (2)消隐功能(BI=0)
此时BI/RBO端作为输入端，该端输入低电平信号时，表1倒数第3行，无论LT 和RBI输入什么电平信号，不管输入DCBA为什么状态，输出全为“0”，7段显示器熄灭。该功能主要用于多显示器的动态显示。 (3)灯测试功能(LT = 0)
此时BI/RBO端作为输出端， 端输入低电平信号时，表1最后一行，与 及DCBA输入无关，输出全为“1”，显示器7个字段都点亮。该功能用于7段显示器测试，判别是否有损坏的字段。
(4)动态灭零功能(LT=1，RBI=1)
此时BI/RBO端也作为输出端，LT 端输入高电平信号，RBI 端输入低电平信号，若此时DCBA = 0000，表1倒数第2行，输出全为“0”，显示器熄灭，不显示这个零。DCBA≠0，则对显示无影响。该功能主要用于多个7段显示器同时显示时熄灭高位的零。
(4)74LS160功能介绍
下图为74LS160管脚图及其功能表
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主要功能介绍
74LS160异步清零端/MR1 为低电平时，不管时钟端CP信号状态如何，都可以完成清零功能。
160的预置是同步的。当置入控制器/PE为低电平时，在CP上升沿作用下，输出端Q0-Q3与数据输入端P0-P3一致。对于54/74160，当CP由低至高跳变或跳变前，如果计数器控制端CEP、CET为高电平，则/PE应避免由低至高电平的跳变，而54/74LS160无此种限制。
160的计数是同步的，靠CP同时加在四个触发器上而实现的。
当CEP、CET均为高电平时，在CP上升沿作用下Q0-Q3同时变化，从而消除了异步计数器中出现的计数尖峰。对于54/74LS160的CEP、CET跳变与CP无关。
160有超前进位功能。当计数溢出时，进位输出端(TC)输出一个高电平脉冲，其宽度为Q0的高电平部分。
在不外加门电路的情况下，可级联成N位同步计数器。
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对于54/74LS160，在CP出现前，即使CEP、CET、/MR发生变化，电路共
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