论文题目：面向存内计算的忆阻可重构逻辑电路研究
摘要：传统的冯·诺依曼计算系统存在存储墙问题,这主要由于存储单元与处理单元是分离的,数据在存储单元和处理单元之间频繁移动,这限制了计算速度,并造成计算系统的高能耗和高延迟。但在大数据和人工智能时代,有海量的数据和复杂的计算任务需要实时处理。为了使计算系统能够高效地处理计算任务,一种关键且可行的方法是存内计算,即在同一设备中实现存储和计算,将存储和计算融为一体。忆阻器是一种新型纳米电子器件,具有非易失可变电阻、低功耗、与CMOS相兼容等特点。基于忆阻器交叉阵列的可重构非易失性逻辑（包括状态逻辑和时序逻辑）为构建计算和存储一体化的非冯·诺伊曼计算架构提供了一种有前途的实现方法。然而,当前基于忆阻器的非易失性逻辑的研究和实现仍处于起步阶段,在非易失性逻辑电路设计、计算复杂度、可重构计算、逻辑级联、交叉阵列兼容性、潜通路问题等关键方面都有待进一步研究和完善。本文针对忆阻器非易失性逻辑的不足之处,利用忆阻器的非易失性、与CMOS相兼容、电压阈值和电阻状态转变特性,研究了三种可重构状态逻辑电路和一种可重构时序逻辑电路,主要研究内容如下:（1）研究了基于1M交叉阵列的可重构状态逻辑电路。针对当前逻辑设计在计算复杂度、交叉阵列兼容性和可重构能力方面的不足,设计了基于忆阻器的可重构状态逻辑电路。通过改变施加在逻辑电路上的操作电压,可重构实现所有16种布尔逻辑运算,极大提高了电路的灵活度。除了XOR和XNOR逻辑运算需要两个逻辑操作步骤,其他布尔逻辑运算只需一个逻辑操作步骤。同时探讨了忆阻器的电阻状态变化对逻辑运算的影响,所提出的逻辑电路对忆阻器的电阻状态变化具有很强的鲁棒性。然后,提出了单向和双向1M交叉阵列,其中单向1M阵列中一个阵列用于输入分支,另一个阵列用于输出分支,而双向1M阵列中每个阵列既可用于输入分支,也可用于输出分支。并且通过在单向或双向1M阵列的行、列上施加合适的操作电压,除了可实现16种布尔逻辑运算,还可实现复杂的逻辑运算,如半加法器和全加法器计算。所提出的可重构状态逻辑结构灵活度高、计算复杂度低。（2）研究了基于1T1M交叉阵列的可重构时序逻辑电路。考虑到状态逻辑所需器件数量多、1M阵列存在潜通路以及现有时序逻辑输入变量复杂,设计了一种基于1T1M的时序逻辑电路,仅用电压表示逻辑输入,而用忆阻器的电阻状态表示逻辑输出,运算结果直接存储在忆阻器中。通过灵活分配输入到逻辑电路,可重构实现15种布尔逻辑运算,每一种逻辑运算不超过2个逻辑操作步骤。然后,将1T1M时序逻辑电路扩展到1T1M交叉阵列,不仅实现存内逻辑计算而且有效避免潜通路问题。基于所提出的时序逻辑,利用1T1M交叉阵列实现了二值图像的加解密,对此提出了三种交叉映射方案,包括单行交叉映射、行列交叉映射和对角交叉映射;也利用1T1M交叉阵列实现了组合逻辑函数,同时介绍了信号转换电路,将忆阻器的电阻状态转换为电压,实现逻辑级联。最后,对所提出的逻辑设计、二值图像加密和组合逻辑函数进行了仿真,仿真结果表明了所提出设计的正确性和有效性。（3）研究了基于1T1M交叉阵列的可重构状态逻辑电路。针对时序逻辑的级联和阵列利用率不足的问题,结合状态逻辑和1T1M阵列的优势,提出了基于1T1M交叉阵列的可重构状态逻辑电路,不仅在阵列的行上也可在列上实现布尔逻辑运算,提高了阵列的灵活度和计算能力。同一逻辑电路可重构实现8种布尔逻辑运算。然后,基于阵列的并行性和所提出的状态逻辑,设计了基于1T1M阵列的2位乘法器和二值图像加解密电路,减少了逻辑操作步骤。最后,利用Matlab拟合了Cu/Cu I/Pt忆阻器的I-V特性曲线数据,得到其拟合参数,在Cadence中建立Cu/Cu I/Pt忆阻器的电路模型,构建了1T1M阵列。并在构建的1T1M阵列中对所提出的行式逻辑、列式逻辑、2位乘法器以及SWU二值图像的加解密进行了电路仿真。所提出的状态逻辑的逻辑输入存储、逻辑运算过程和运算结果存储都在1T1M阵列中进行,实现了存储和计算的融合,并能有效克服潜通路问题。（4）研究了基于Cu/Cu I/Pt忆阻器的可重构状态逻辑电路。目前缺少一种电路结构简单并能可重构实现16种逻辑运算的忆阻状态逻辑电路,同时考虑通过物理忆阻器来实现逻辑的问题,设计了一个基于四个忆阻器的状态逻辑电路,可实现16种布尔逻辑运算,并在1×4 Cu/Cu I/Pt忆阻器阵列中实现了所提出的状态逻辑。然后,提出了1位全加法器的实现方法,同时在制备的1×9 Cu/Cu I/Pt忆阻器阵列中进行了实验验证,测试结果表明了所提出的实现方法的可行性。最后,为了扩展阵列的规模和克服潜通路问题,基于Cu/Cu I/Pt忆阻器的电路模型和NMOS晶体管构建了1T1M交叉阵列,实现行式和列式状态逻辑。利用1T1M阵列的可重构性和并行性,设计了n位行波进位/借位加减法器;也利用1T1M阵列实现了2选1和4选1数据选择器,大大提高了计算效率。并在Cadence中对4位行波进位/借位加减法器、2选1和4选1数据选择器进行了仿真实验,验证了所提出方案的正确性和可行性。
关键词：忆阻器交叉阵列;存内计算;可重构;状态逻辑;时序逻辑
学科专业：计算智能与信息处理
摘要
Abstract
第一章 绪论
1.1 研究背景与意义
1.2 忆阻器与存内计算
1.2.1 忆阻器简介
1.2.2 基于忆阻器的存内计算
1.3 忆阻非易失性逻辑研究概述
1.3.1 基于忆阻器的时序逻辑
1.3.2 基于忆阻器的状态逻辑
1.4 论文主要研究内容及创新点
1.5 论文结构安排
第二章 基于1M交叉阵列的可重构状态逻辑电路研究
2.1 引言
2.2 可重构状态逻辑电路设计
2.2.1 忆阻器模型
2.2.2 NOR逻辑门
2.2.3 NAND逻辑门
2.2.4 其余布尔逻辑门
2.2.5 阻值变化对逻辑门的影响
2.3 基于1M交叉阵列的可重构状态逻辑
2.3.1 单向1M交叉阵列
2.3.2 双向1M交叉阵列
2.3.3 逻辑方法比较
2.4 仿真实验
2.4.1 可重构状态逻辑仿真
2.4.2 基于单向1M交叉阵列的NOR逻辑运算仿真
2.4.3 基于单向1M交叉阵列的半加法器仿真
2.4.4 基于双向1M交叉阵列的全加法器仿真
2.5 本章小结
第三章 基于1T1M交叉阵列的可重构时序逻辑电路研究
3.1 引言
3.2 时序逻辑电路设计
3.2.1 基于1T1M单元的时序逻辑结构
3.2.2 时序逻辑结构的可重构性
3.2.3 基于1T1M交叉阵列的时序逻辑
3.3 基于1T1M交叉阵列的可重构计算
3.3.1 基于1T1M交叉阵列的二值图像加密
3.3.2 基于1T1M交叉阵列的组合逻辑函数实现
3.3.3 阻值变化对逻辑运算的影响
3.3.4 逻辑方法比较
3.4 仿真实验
3.4.1 NIMP逻辑运算仿真
3.4.2 二值图像加密仿真
3.4.3 组合逻辑函数仿真
3.5 本章小结
第四章 基于1T1M交叉阵列的可重构状态逻辑电路研究
4.1 引言
4.2 基于1T1M交叉阵列的可重构状态逻辑电路设计
4.2.1 行式状态逻辑结构
4.2.2 列式状态逻辑结构
4.3 基于1T1M交叉阵列的状态逻辑的应用
4.3.1 2位乘法器设计
4.3.2 二值图像加解密
4.4 仿真实验
4.4.1 Cu/CuI/Pt忆阻器拟合
4.4.2 行式状态逻辑仿真
4.4.3 列式状态逻辑仿真
4.4.4 基于1T1M的2位乘法器仿真
4.4.5 基于1T1M阵列的二值图像加解密仿真
4.5 本章小结
第五章 基于Cu/CuI/Pt忆阻器的可重构状态逻辑电路研究
5.1 引言
5.2 基于Cu/CuI/Pt忆阻器的状态逻辑电路
5.2.1 四忆阻器状态逻辑电路设计
5.2.2 基于Cu/CuI/Pt忆阻器的状态逻辑实现
5.2.3 1位全加法器电路实现
5.3 基于Cu/CuI/Pt忆阻器和晶体管交叉阵列的组合逻辑电路
5.3.1 1T1M交叉阵列构建
5.3.2 n位行波进位/借位加减法器电路构建
5.3.3 数据选择器电路构建
5.4 本章小结
第六章 总结与展望
6.1 总结
6.2 对下一步研究工作的展望
参考文献
致谢